[发明专利]一种时钟校正方法及电路、存储装置

说明书

本公开实施例公开了一种时钟校正方法及电路、存储装置，时钟校正电路包括：至少一个占空比校正子电路；每个占空比校正子电路包括占空比调节电路；所述占空比调节电路包括调节单元和第一反相器单元；所述调节单元的输出端与所述第一反相器单元的输入端连接；所述第一反相器单元的输出端与所述调节单元的输入端连接；所述占空比调节电路被配置为对输入时钟信号的下降沿进行延迟或前移来增大或减小所述输入时钟信号的占空比，并输出校正后的时钟信号。

技术领域

本公开涉及半导体技术领域，尤其涉及一种时间校正方法及电路、存储装置。

背景技术

延迟锁相环和占空比校正电路广泛用于微处理器、存储器接口、芯片之间的接口和大规模集成电路的时钟分布网络。延迟锁相环可以实现外部输入的时钟信号与存储器件内部的时钟信号之间的相位同步，以保证数据无误地传输至存储器件，或从存储器件中读取数据，提高系统的时序功能。占空比校正电路用于调整时钟的占空比(通常为50％)，使得能够最大限度地提高时钟电平的利用效率，从而保障系统的正常运作和效能的最佳发挥。延迟锁相环和占空比校正电路经常会在各种应用系统中配合使用。

发明内容

有鉴于此，本公开实施例为解决现有技术中存在的至少一个问题而提供一种占空比校正方法及电路、存储装置。

为达到上述目的，本公开实施例的技术方案是这样实现的：

第一方面，本公开实施例提供一种时钟校正电路，包括：至少一个占空比校正子电路；每个占空比校正子电路包括占空比调节电路；所述占空比调节电路包括调节单元和第一反相器单元；所述调节单元的输出端与所述第一反相器单元的输入端连接；所述第一反相器单元的输出端与所述调节单元的输入端连接；

所述占空比调节电路被配置为对输入时钟信号的下降沿进行延迟或前移来增大或减小所述输入时钟信号的占空比，并输出校正后的时钟信号。

在一种可选的实施方式中，还包括：相位比较电路、延迟链和复制电路；

所述复制电路被配置为对所述延迟链产生的输出时钟信号进行延迟后产生反馈时钟信号；

所述相位比较电路被配置为通过检测所述输入时钟信号与反馈时钟信号之间的相位差而生成对应于所述相位差的延迟控制信号；

所述延迟链被配置为根据所述延迟控制信号调整所述校正后的时钟信号的上升沿产生输出时钟信号，以使所述反馈时钟信号与所述输入时钟信号的相位对齐。

在一种可选的实施方式中，每个占空比校正子电路还包括步长控制电路；

所述步长控制电路被配置为基于占空比校正码来控制占空比的调节步长；

所述占空比调节电路具体被配置为基于所述调节步长对输入时钟信号的下降沿进行延迟或前移来增大或减小所述输入时钟信号的占空比，并输出校正后的时钟信号。

在一种可选的实施方式中，每级占空比校正子电路还包括第一节点和第二节点；

所述步长控制电路包括并联的多态反相器单元和第二反相器单元；

所述第二反相器单元的输入端与所述第一节点连接，所述第二反相器单元的输出端与所述第二节点连接；

所述第一反相器单元的输入端与所述第二节点连接。

在一种可选的实施方式中，所述调节单元包括下拉调节单元；

所述下拉调节单元包括第一NMOS管和第一并联NMOS管，所述第一并联NMOS管包括多个并联的NMOS管。

在一种可选的实施方式中，所述占空比校正码包括输入至所述下拉调节单元的第一下拉码；