[发明专利]一种时钟校正方法及电路、存储装置

权利要求书

1.一种时钟校正电路，其特征在于，包括：至少一个占空比校正子电路；每个占空比校正子电路包括占空比调节电路；所述占空比调节电路包括调节单元和第一反相器单元；所述调节单元的输出端与所述第一反相器单元的输入端连接；所述第一反相器单元的输出端与所述调节单元的输入端连接；

所述占空比调节电路被配置为对输入时钟信号的下降沿进行延迟或前移来增大或减小所述输入时钟信号的占空比，并输出校正后的时钟信号。

2.根据权利要求1所述的时钟校正电路，其特征在于，还包括：

相位比较电路、延迟链和复制电路；

所述复制电路被配置为对所述延迟链产生的输出时钟信号进行延迟后产生反馈时钟信号；

所述相位比较电路被配置为通过检测所述输入时钟信号与反馈时钟信号之间的相位差而生成对应于所述相位差的延迟控制信号；

所述延迟链被配置为根据所述延迟控制信号调整所述校正后的时钟信号的上升沿产生输出时钟信号，以使所述反馈时钟信号与所述输入时钟信号的相位对齐。

3.根据权利要求1所述的时钟校正电路，其特征在于，

每个占空比校正子电路还包括步长控制电路；

所述步长控制电路被配置为基于占空比校正码来控制占空比的调节步长；

所述占空比调节电路具体被配置为基于所述调节步长对输入时钟信号的下降沿进行延迟或前移来增大或减小所述输入时钟信号的占空比，并输出校正后的时钟信号。

4.根据权利要求3所述的时钟校正电路，其特征在于，

每级占空比校正子电路还包括第一节点和第二节点；

所述步长控制电路包括并联的多态反相器单元和第二反相器单元；

所述第二反相器单元的输入端与所述第一节点连接，所述第二反相器单元的输出端与所述第二节点连接；

所述第一反相器单元的输入端与所述第二节点连接。

5.根据权利要求1所述的时钟校正电路，其特征在于，

所述调节单元包括下拉调节单元；

所述下拉调节单元包括第一NMOS管和第一并联NMOS管，所述第一并联NMOS管包括多个并联的NMOS管。

6.根据权利要求5所述的时钟校正电路，其特征在于，

所述占空比校正码包括输入至所述下拉调节单元的第一下拉码；

所述占空比调节电路具体被配置为基于所述第一下拉码来控制所述第一并联NMOS管中各个NMOS管的开或关，以实现输入时钟信号的下降沿的延迟或前移。

7.根据权利要求4所述的时钟校正电路，其特征在于，

所述多态反相器单元包括上拉控制单元和下拉控制单元；

所述上拉控制单元包括第一PMOS管和并联PMOS管，所述并联PMOS管包括多个并联的PMOS管；

所述下拉控制单元包括第二NMOS管和第二并联NMOS管，所述第二并联NMOS管包括多个并联的NMOS管。

8.根据权利要求7所述的时钟校正电路，其特征在于，

所述占空比校正码包括输入至所述上拉控制单元的第二上拉码和输入至所述下拉控制单元的第二下拉码；

所述步长控制电路具体被配置为基于所述第二上拉码来控制所述并联PMOS管中各个PMOS管的开或关，以及基于所述第二下拉码来控制所述第二并联NMOS管中各个NMOS管的开或关，以实现占空比的调节步长的控制。

9.根据权利要求1所述的时钟校正电路，其特征在于，还包括：

占空比检测单元，被配置为检测初始输入时钟信号和每个占空比校正子电路的输出时钟信号的占空比信息，并输出所述初始输入时钟信号和每个占空比校正子电路输出的校正后的时钟信号的占空比信息；

校正码发生单元，被配置为基于所述初始输入时钟信号的占空比信息产生第一级占空比校正子电路的占空比校正码，以及在占空比校正电路包括逐级相连的多个占空比校正子电路的情况下，基于前级占空比校正子电路输出的校正后的占空比信息产生后级占空比校正子电路的占空比校正码。