[发明专利]SPI从机电路、SPI通信方法、接口和芯片

说明书

本发明公开了一种SPI从机电路、SPI通信方法、接口和芯片。为了解决传统同步SPI从机功耗高的技术问题，本发明SPI从机电路包括：事件驱动产生模块，基于来自主机的信号产生事件和指令；状态机，基于所述事件和所述指令，进行状态更新；读写控制电路，基于所述事件和所述指令执行读操作或写操作。本发明的SPI从机架构新颖，硬件资源消耗少，能够有效发挥异步电路低功耗的优势，在同样的条件下功耗降低至同步电路的25%，且实时性更高。本发明适于类脑芯片领域。

技术领域

本发明涉及一种SPI从机电路、SPI通信方法、接口和芯片，尤其涉及在EDA工具中基于异步电路设计开发超低功耗的SPI从机电路、SPI通信方法、接口和芯片。

背景技术

串行外设接口SPI（Serial Peripheral Interface）是一种高速串行通信接口，以主从方式工作，通常包括一个主机（master）和多个从机（slave）。

图1为经典的SPI结构示意图，主机和从机之间利用时钟线CLK、主机输出从机输入线MOSI、片选SS（Slave Select）和主机输入从机输出线MISO进行通信，其中MOSI以串行的方式从主机传递至被片选信号激活的从机，由于是串行传输，编码数据按位（bit）传输，若传递4位编码数据至少需要4个周期的有效时钟信号。

现有技术中，SPI通常都是基于同步电路技术开发的，利用移位寄存器实现。然而，同步SPI中，发送和接收双方要保持完全的同步，要求接收和发送设备必须使用同一时钟，时钟均来自同一个时钟源，从机的所有寄存器基于统一时钟来更新。然而，在布局布线时，由于不同模块位置不同，导致时钟线长短不一，经时钟线传输时钟信号到达不同模块的延迟不同，影响各模块间的同步。此外，大量的时钟线增加芯片面积和功耗。

为了避免同步电路的缺点，学术界尝试使用异步电路进行SPI设计，然而，由于异步电路包括组合周期等复杂路径，商业电子设计自动化（EDA）工具不能直接支持异步电路设计，在商业EDA工具中设计异步电路面临许多挑战。

一些方法基于Relative Timing （RT）约束进行异步SPI电路设计，如图2所示。RT约束在没有时钟网络的情况下实现所需的排序，RT约束要求控制通路的控制信号到达前，数据通路的数据先稳定，即锁存器L_i+1的数据输入需在其时钟输入到达前稳定，以保证在时钟的有效沿采样完整有效的数据。

现有技术1“Makar G H, Badenas F J, Simone R G, et al. Low Power SPIDesign Based on Relative Timing Techniques[C]//2019 26th IEEE InternationalConference on Electronics, Circuits and Systems (ICECS). IEEE, 2019: 166-169”，使用基于Relative Timing （RT） 的异步电路设计SPI，但该文献所设计的电路架构优化不足，面积、功耗也较高，没有真正发挥出异步电路的低功耗优势。

现有技术2“Bhadra D, Stevens K S. Design of a low power, relativetiming based asynchronous MSP430 microprocessor[C]//Design, Automation Testin Europe Conference Exhibition (DATE), 2017. IEEE, 2017: 794-799”，使用状态机实现基于RT约束的异步电路设计，状态机包括两个HS控制信号，两个HS 控制信号互相给激励请求信号req、互相给应答信号ack。然而该状态机一旦工作，会反复握手，不停产生时钟控制信号CLK，不断循环，产生大量功耗；同时无法保证与其他信号同步，有可能状态机状态已经变了，但其他数据仍是上一状态的，二者不在一个节拍。因此，该电路性能不够稳定。