[发明专利]基于FPGA的数据处理方法、装置、设备及存储介质

说明书

本申请提供一种基于FPGA的数据处理方法、装置、设备及存储介质。该FPGA包括多个算法核，其中，算法核数量预先设定，每个算法核均包括处理算法，且多个算法核能够对数据进行并行处理；该方法包括：接收待处理数据；确定处于空闲状态的目标算法核；利用目标算法核中的处理算法对待处理数据进行处理；获得目标算法核输出的处理结果，并将处理结果进行存储。本申请实施例通过不同应用场景需求，预先定义多个算法核，并且通过多个算法核对待处理数据并行处理，在满足处理算法对带宽要求的前提下，尽可能降低对FPGA资源的消耗。

技术领域

本申请涉及数据安全技术领域，具体而言，涉及一种基于PFGA的数据处理方法、装置、电子设备及存储介质。

背景技术

现场可编程逻辑门阵列(Field Programmable Gate Array，FPGA)是在PAL、GAL等可编程器件的基础上进一步发展的产物。它是作为专用集成电路(ASIC)领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。在FPGA上用硬件编程语言实现哈希算法，可以有效提高哈希算法运行带宽。

然而，在不同的应用场景中，对哈希算法运行带宽需求不同，甚至带宽要求范围极广。目前可通过多级流水线的方式实现哈希算法，这种方式虽然能提高哈希算法的吞吐率，但是需要消耗大量的FPGA的寄存器的资源。

发明内容

本申请实施例的目的在于提供一种基于FPGA的数据处理方法、装置、设备及存储介质，用以兼顾算法性能和对FPGA资源的消耗。

第一方面，本申请实施例提供一种基于FPGA的数据处理方法，该FPGA包括多个算法核，其中，算法核数量预先设定，每个算法核均包括处理算法，且多个算法核能够对数据进行并行处理；该方法包括：接收待处理数据；确定处于空闲状态的目标算法核；利用目标算法核中的处理算法对待处理数据进行处理；获得目标算法核输出的处理结果，并将处理结果进行存储。

本申请实施例通过不同应用场景需求，预先定义多个算法核，并且通过多个算法核对待处理数据并行处理，在满足处理算法对带宽要求的前提下，尽可能降低对FPGA资源的消耗。

在任一实施例中，该FPGA还包括先入先出队列FIFO缓存器，FIFO缓存器包括处于空闲状态的算法核标识；

确定处于空闲状态的算法核，包括：

将FIFO缓存器中，最早写入的处于空闲状态的算法核标识对应的算法核作为目标算法核。

本申请实施例通过利用FIFO缓存器存储处于空闲状态的算法核，并且当有需要处理的数据到来时，选择最先进入到FIFO缓存器的算法核对该数据进行处理，从而使得有序调用算法核。

在任一实施例中，多个算法核预先被划分为多个算法组，每个算法组对应一个一级缓存器；所述将所述处理结果进行存储，包括：将所述处理结果存入对应算法组的一级缓存器中。

本申请实施例通过预先将多个算法核划分为多个算法组，每个算法组对应一个一级缓存器，从而提高了数据写入的效率。

在任一实施例中，将处理结果存入对应算法组的一级缓存器中，包括：获取与目标算法核属于同一算法组，且比目标算法核优先级高的算法核的写入状态；若写入状态均为空闲，则将处理结果存入对应算法组的一级缓存器中。

本申请实施例中，由于一个缓存只有一个对外的写入接口，因此，同一时刻只允许一个算法核调用该写入接口，在将处理结果写入到一级缓存器中时，根据各算法核的优先级顺序写入，使得处理结果能够有序写入。

在任一实施例中，该FPGA还包括二级缓存器；该方法还包括：获取非空的一级缓存器，将非空的一级缓存器中的处理结果存储至二级缓存器。

本申请实施例通过对处理结果进行两次写入，大大减少了对结果情形种类的判断，减少了FPGA的扇出。