[发明专利]基于FPGA验证SOC芯片DDR控制器的系统

权利要求书

1.一种基于FPGA验证SOC芯片DDR控制器的系统，其特征在于，所述系统包括：待验证的SOC芯片DDR控制器、DFI-AXI桥、FPGA DDR控制器、FPGA DDR PHY和DDR颗粒；

其中，所述DFI-AXI桥通过DFI接口与所述SOC芯片DDR控制器连接并且通过AXI接口与所述FPGA DDR控制器连接，所述DFI-AXI桥用于执行DFI与AXI间的协议转换以在所述SOC芯片DDR控制器与所述FPGA DDR控制器之间进行交互；所述FPGA DDR控制器与所述FPGA DDRPHY通过FPGA内部总线连接；以及，所述FPGA DDR PHY与所述DDR颗粒连接。

2.根据权利要求1所述的系统，其特征在于，所述DFI-AXI桥包括发送事务处理模块和接收事务处理模块；

其中，所述发送事务处理模块解码来自所述SOC芯片DDR控制器的写命令、写地址和写数据，根据写命令对写地址和写数据执行DFI到AXI的协议转换，并且将协议转换后的写地址和写数据发送到所述FPGA DDR控制器；

其中，所述接收事务处理模块解码来自所述SOC芯片DDR控制器的读命令和读地址，根据读命令对读地址执行DFI到AXI的协议转换，并且将协议转换后的读地址发送到所述FPGADDR控制器。

3.根据权利要求2所述的系统，其特征在于，

所述发送事务处理模块还解码来自所述FPGA DDR控制器的写响应，对写响应执行AXI到DFI的协议转换，并且将协议转换后的写响应发送到所述SOC芯片DDR控制器；以及

所述接收事务处理模块还解码来自所述FPGA DDR控制器的读数据，对读数据执行AXI到DFI的协议转换，并且将协议转换后的读数据发送到所述SOC芯片DDR控制器。

4.根据权利要求3所述的系统，其特征在于，所述发送事务处理模块包括写操作控制单元和写发送单元；

其中，所述写操作控制单元解码来自所述SOC芯片DDR控制器的写命令、写地址和写数据，并且将写命令、写地址和写数据分别写入写命令队列、写地址队列和写数据队列；

其中，所述写发送单元从写命令队列中获得写命令，根据写命令从写地址队列和写数据队列中分别获得写地址和写数据，对写地址和写数据执行DFI到AXI的协议转换，并且将协议转换后的写地址和写数据发送到所述FPGA DDR控制器；

其中，写命令队列、写地址队列和写数据队列分别实现跨时钟域操作。

5.根据权利要求4所述的系统，其特征在于，

所述写发送单元还解码来自所述FPGA DDR控制器的写响应，对写响应执行AXI到DFI的协议转换，并且将协议转换后的写响应写入写响应队列；以及

所述写操作控制单元还从写响应队列中获得写响应，并且将写响应发送到所述SOC芯片DDR控制器；

其中，写响应队列实现跨时钟域操作。

6.根据权利要求4所述的方法，其特征在于，所述写操作控制单元还执行如下控制：

对于处于写空闲状态的所述写发送单元，当写命令队列、写地址队列和写数据队列中的任一队列不为空时，所述写操作控制单元控制所述写发送单元进入写使能状态；

对于处于写使能状态的所述写发送单元，根据写命令队列中的写命令在写地址队列和写数据队列中查找相应的写地址和写数据，若找到则控制所述写发送单元进入写发送状态，以由所述写发送单元在写发送状态下对写地址和写数据执行DFI到AXI的协议转换并且将协议转换后的写地址和写数据发送到所述FPGA DDR控制器，若未找到则控制所述写发送单元进入写等待状态，等到在写地址队列和写数据队列中找到相应的写地址和写数据再控制所述写发送单元进入写发送状态；

对于处于写发送状态的所述写发送单元，当写命令队列、写地址队列和写数据队列均为空时，所述写操作控制单元控制所述写发送单元进入写空闲状态。