[发明专利]一种基于分时复用全加器的串行加法器及其运算方法

说明书

本发明提出一种分时复用全加器结构以及基于此全加器的串行加法器设计。目前在全加器设计中普遍采用以异或逻辑为基础；而本方案基于求和信号条件和进位信号条件的相似性，通过钟控管控制MOS电路结构和两套传输门电路结构，以实现分时复用同一个电路结构，来完成求和信号和进位信号的分时输出。此外，总输出信号配合上时钟信号可以将求和信号和进位信号在不同时间段输出。将全加器输出的进位信号，优化并延长其有效时间作为下一加法器计算单位的进位输入信号，则可在下一计算单元中的总输出端获得完整的进位信号。随着进位信号的不断输入，总输出端在优化后可以输出总求和信号。

技术领域

本发明涉及串行加法器技术，属于数字集成电路设计技术领域，具体涉及一种基于分时复用全加器的串行加法器及其运算方法。

背景技术

在大规模集成电路的发展历程中，数据运算是必不可少的。其中，以加法运算为最基本的数据运算方式。在一些数字系统中，譬如CPU、ALU、ADC等架构，加法器更是最基础的组件。

随着便携式设备朝着更小的方向发展，集成电路对体积的要求越来越高，但目前加法器主流的并行加法器虽然速度较快，但是其中包含的大量全加器所占资源较多，并行输入的特性需要相匹配的引脚数量，也暴露了其不适合超多位加法器的实现。而在很多应用中，并不需要这么高的运算速度，而是希望减少所占用的资源。

与传统加法器相比，数字串行加法器具有占用资源少、设计灵活等特点。在国内外的文献中，大多数并行加法器设计是采用集成芯片或异或逻辑实现，串行加法器设计大都是采用位移寄存器等集成芯片实现其功能，而且串行加法器所占内容也很少。

目前的串行加法器原理为数据逐位串行送入加法器进行运算。由移位寄存器从低位到高位逐位串行提供操作数相加。如果操作数长n位，加法就要分n次进行，每次产生一位和，并串行地送回寄存器。进位触发器用来寄存进位信号，以便参与下一次的运算。其中大部分串行加法器的半加器部分依然采用经典的28T全加器电路，其时钟信号仅能控制寄存器。

针对上述缺陷，本发明从底层设计出一种专门用来实现N位加法功能的电路结构。在避免并行加法器的全加器单元数量多，加速通道占用面积大，电路结构复杂等缺点的前提下，利用分时复用的思想，重复利用全加器电路结构以提高对电路的利用率，克服现有加法器所占面积较大的缺点。从而解决在不需要较快速度、面积资源需求小的场景下的加法器应用。

发明内容

技术问题：

针对上述缺陷，本发明要解决的技术问题是，在具有传统CMOS良好驱动能力和健壮性的同时，如何设计出具有更少的全加器单元的加法器，减少晶体管数目，从而简化加法器的电路结构，降低多位加法器的面积等资源占用，同时设计出具有时钟控制的全加器。

技术方案：

为解决上述问题，本发明提供了一种基于全加器的串行加法器，所述串行加法器包括：所述全加器包括：由电路切换结构(1)、选择输出结构(2)和输出整合结构(3)组成；

所述电路切换结构(1)是以时钟信号CLK(4)切换电路结构为基础，CLK为不同电平时，电路切换成计算进位信号的电路结构或计算求和信号的电路结构；

所述选择输出结构(2)是以两套传输门电路为基础，当传输门接受特定信号后，会传输上述特定信号状态下的进位信号或求和信号；

所述输出整合结构(3)是以门电路为基础，利用门电路将所述选择输出结构(2)输出的进位信号或求和信号与所述时钟信号CLK(4)组合成为一个端口，上述端口在所述时钟信号CLK(4)为不同电平时输出进位信号或求和信号；

所述串行加法器包括：以所述全加器为基础，由时延校准结构(6)、反馈输入结构(5)组成；