[发明专利]一种基于分时复用全加器的串行加法器及其运算方法

权利要求书

1.一种基于分时复用全加器的串行加法器，串行加法器具有进位信号输入端、加数输入端、被加数输入端、求和信号输出端和时钟信号端控制端，由MOS管、门电路组成的全加器，由上述全加器配合门电路和三态门组合构成的加法器，其特征在于：

所述全加器以分时复用为基础，由电路切换结构、选择输出结构和输出整合结构所构成，所述加法器以上述全加器为基础，配合时延校准结构、反馈输入结构组成。

2.如权利要求1所述的基于分时复用全加器的串行加法器，其特征在于：电路切换结构是以时钟信号CLK切换电路结构为基础，时钟信号CLK为不同电平时，电路切换成计算进位信号的电路结构或计算求和信号的电路结构。

3.如权利要求2所述的基于分时复用全加器的串行加法器，其特征在于：选择输出结构是以两套传输门电路为基础，当传输门接受特定信号后，会传输上述特定信号状态下的进位信号或求和信号。

4.如权利要求3所述的基于分时复用全加器的串行加法器，其特征在于：输出整合结构是以门电路为基础，利用门电路将所述选择输出结构输出的进位信号或求和信号与所述时钟信号CLK组合成为一个端口，上述端口在所述的时钟信号CLK为不同电平时，输出进位信号或求和信号。

5.如权利要求4所述的基于分时复用全加器的串行加法器，其特征在于：该加法器的时延校准结构以三态门为基础，通过所述的进位信号或求和信号与时钟控制的三态门，将所述的进位信号或求和信号延长半个时钟周期，并延后一个时钟周期，获得延迟后的进位信号或求和信号，上述时钟周期为所述的时钟CLK的时钟周期。

6.如权利要求4所述的基于分时复用全加器的串行加法器，其特征在于：所述时延校准结构以三态门为基础，通过所述选择输出结构的进位信号或求和信号与时钟控制的三态门，将所述的进位信号或求和信号延长半个时钟周期，并延后半个时钟周期，获得延迟后的进位信号或求和信号，上述时钟周期为所述的时钟CLK的时钟周期。

7.如权利要求5所述的基于分时复用全加器的串行加法器，其特征在于：所述反馈输入结构以所述时延校准结构中延迟后的进位信号或求和信号接入该加法器的进位信号输入端。

8.如权利要求7所述的基于分时复用全加器的串行加法器，其特征在于：该加法器以所述的全加器为基础，通过所述延迟后的进位信号通过所述的时延校准结构和所述的反馈输入结构，再次以进位信号的方式参与下级加法运算，在求和信号输出信号端获取总求和信号。

9.如权利要求8所述的基于分时复用全加器的串行加法器，其特征在于：在加数输入端输入一串信息，被加数输入端输入一串信息后，在求和信号输出端输出所述的总求和信号，所述的总求和信号也输出以时钟周期为单位的一串求和信息，且在第一个时钟周期内求和信号输出端输出低电平信息，上述时钟周期为所述的时钟CLK的时钟周期。

10.权利要求1-9任一所述串行加法器的运算方法，其特征在于，包括如下步骤：

S1、加数信号A在加数输入端输入一串信息，在被加数输入端输入一串信息后，在i-1级计算单元中，通过所述电路切换结构、所述选择输出结构和所述输出整合结构，可得到i-1级进位信号C_i-1；

S2、进位信号C_i-1通过所述时延校准结构延迟并优化进位信号C_i-1；

S3、优化后的进位信号C_i-1通过所述反馈输入结构传输到进位信号输入端，并作为第i级的进位信号；第i级进位信号与第i级加数信号和第i级被加数信号共同经过计算，产生第i级求和信号，延迟并优化第i级求和信号，则可在求和信号输出端口输出所述时钟信号CLK的一个时钟周期差的第i级求和信号。