[发明专利]半导体存储器装置

说明书

本公开涉及一种半导体存储器装置，其包括半导体基板，所述半导体基板包括彼此间隔开的第一电路组和第二电路组。存储器装置还包括与半导体基板交叠的存储器单元阵列。所述存储器装置还包括跨过所述存储器单元阵列的垂直导线，所述垂直导线连接到所述第一电路组和所述第二电路组。

技术领域

本公开的各种实施例总体上涉及半导体存储器装置，且更特别地，涉及三维半导体存储器装置。

背景技术

半导体存储器装置可以包括存储器单元阵列和外围电路结构。存储器单元阵列可包括能够存储数据的多个存储器单元。外围电路结构可被配置为控制存储器单元的各种操作。

三维存储器装置的存储器单元阵列可包括多个三维布置的存储器单元。因此，可减小在基板上由存储器单元占据的二维面积，且可改进半导体存储器装置的集成度。为了改进基板的每单位面积的效率，外围电路结构可与存储器单元阵列交叠。用于将存储器单元阵列电连接到外围电路结构的线路可能成为限制半导体存储器装置的小型化的因素。

发明内容

根据本公开的实施例，一种半导体存储器装置包括：第一栅极堆叠结构和第二栅极堆叠结构，所述第一栅极堆叠结构和所述第二栅极堆叠结构包括第一导电图案和第二导电图案，所述第一导电图案与所述第二导电图案间隔开，所述第一栅极堆叠结构与所述第二栅极堆叠结构相邻；与所述第一栅极堆叠结构和所述第二栅极堆叠结构相邻设置的垂直导线；以及半导体基板，其延伸以与所述第一栅极堆叠结构、所述第二栅极堆叠结构和所述垂直导线交叠。半导体基板包括连接到第一栅极堆叠结构和第二栅极堆叠结构中的至少一个的第一导电图案和第二导电图案的多个传输晶体管。垂直导线连接到多个传输晶体管的多个栅电极。

根据本公开的另一实施例，一种半导体存储器装置包括：包括外围电路结构的半导体基板；设置在所述半导体基板上方的垂直导线，所述垂直导线在平行于所述半导体基板的平面上沿第一方向延伸，所述垂直导线连接到所述外围电路结构；在所述垂直导线的侧壁上延伸的垂直绝缘层；以及第一栅极堆叠结构和第二栅极堆叠结构，所述第一栅极堆叠结构和所述第二栅极堆叠结构在与所述垂直导线相交的第二方向上彼此相邻。垂直导线和垂直绝缘层设置在第一栅极堆叠结构和第二栅极堆叠结构之间。第一栅极堆叠结构和第二栅极堆叠结构中的每一个包括交替堆叠在半导体基板上的多个层间绝缘层和多个导电图案。

根据本公开的又一实施例，一种半导体存储器装置包括：半导体基板，其包括彼此间隔开的第一电路组和第二电路组；与所述半导体基板交叠的存储器单元阵列；跨过所述存储器单元阵列的垂直导线，所述垂直导线与所述半导体基板交叠；多个第一导电接合图案，其布置在所述半导体基板与所述存储器单元阵列之间的高度处，所述多个第一导电接合图案分别连接到所述第一电路组和所述第二电路组；以及多个第二导电接合图案，其设置在所述多个第一导电接合图案与所述存储器单元阵列之间的高度处，所述多个第二导电接合图案连接到所述垂直导线和所述存储器单元阵列，所述多个第二导电接合图案接合到所述多个第一导电接合图案。垂直导线经由多个第一导电接合图案的一部分和多个第二导电接合图案的一部分而共同连接到第一电路组和第二电路组。

附图说明

现在将在下文中参照附图更全面地描述示例实施例；然而，它们可以以不同的形式实施，并且不应该被解释为限于在此阐述的实施例。相反，提供这些实施例是为了使本领域技术人员能够实现本公开。

在附图中，为了图示清楚，尺寸可能被放大。应当理解，当元件被称为在两个元件“之间”时，它可以是两个元件之间的唯一元件，或者也可以存在附加的中间元件。相同的附图标记始终表示相同的元件。

图1是示出根据本公开实施例的半导体存储器装置的框图。

图2A和图2B示出根据本公开实施例的开关电路组和存储器单元阵列的电路图。

图3是示出根据本公开的实施例的多平面结构的框图。

图4是示意性示出根据本公开的实施例的半导体存储器装置的立体图。