[发明专利]一种芯片封装体内部线路加工工艺

说明书

本发明公开了一种芯片封装体内部线路加工工艺，属于半导体封装技术领域，包括以下步骤：步骤一：将带有引脚的晶圆切割为单一单元，提供一载板，将切割后且通过测试的一个或者多个晶圆放置在载板上，进行包封封装，形成封装体，后暴露出引脚；步骤二：在封装体靠近晶圆引脚的一侧形成电性连接层，电性连接层与晶圆引脚电性连接；还包括以下步骤：在所述步骤二中，在封装体上设置有用以扩展线宽干扰位置处电性连接层的线路槽，所述在线路槽中形成的电性连接层与封装体之间的截面积增大，本发明纵向加深线路，减小电流阻抗，增加过电流的能力，线路宽度与厚度的比值可做到0.5以上，无线路脱落风险，减少制程风险和制作成本。

技术领域

本发明属于半导体封装技术领域，尤其涉及一种芯片封装体内部线路加工工艺。

背景技术

随着技术的进步，半导体运用范围也越来越广泛，半导体的加工步骤有很多，其中封装是最为重要的步骤之一，半导体封装有很多的封装方法，如传统打线、传统QFN/DFN等，我司采用扇出式面板级封装方式，其主要作用是把引脚的焊接点引到芯片的外部，扇出式封装是指将通过测试的晶圆按照产品型号及功能需求加工得到独立芯片的过程，封装过程为：来自晶圆前道工艺的晶圆通过植球机植球后，经过划片工艺被切割为小的单一晶片，包封再进行重布线形成重布线层（RDL）电路连接，然后再用塑料外壳加以封装保护，形成芯片封装体，在封装体上形成焊盘，通过焊盘焊接在焊接板上。

电性连接线路可以保证电路的电性连接，在形成芯片封装体的扇出式封装过程中，封装体上形成的电性连接线路分布在封装层的表面，例如重布线组，重布线是当今先进封装的重要组成部分，其大体的思路为将芯片的引脚通过导线借接出来，然后在想要的位置上重新做一个引脚，且都是在封装体表面完成，避免原本芯片引脚过近出现短路串扰的情况，但是会存在一个问题，芯片的引脚是很多的，而封装体的尺寸有限，导线也有一定的线宽，所以有的地方导线线距就会很小。

彼此靠近的电性连接线路之间线距较近，线距小的电路存在短路风险，而且干扰位置的空间比较小，电气连接线路线宽只能变细，走线宽度变化会引起阻抗变化，因此发生反射，对电路信号产生影响，线宽越细，电路的阻抗就越大，对电路中的电流所起的阻碍作用叫做阻抗，阻抗越大，电路的过电流能力越小，为了满足芯片封装体内部电路电性要求，而增加电气连接线路的厚度，但是此方法会导致电气连接线路的厚度远远高于其线宽，线路容易脱落，影响正常使用，若不从此干扰位置经过，则需要增加电气连接线路的层数，即需要多次重复封装、暴露、电镀等步骤，生产成本提高，芯片尺寸变大，如何低成本的增加封装体内部电气连接线路线宽细位置处的过电流能力成为亟待解决的问题。

发明内容

为解决上述现有技术中的问题，本发明提供了一种低成本的增加电气连接线路线过电流能力的芯片封装体内部线路加工工艺。

电性连接层如重布线组分布在封装体的表面，重布线组的导线将芯片引脚借接出来形成新引脚时，导线数量较多，形成线路的传导干扰，其是指由两个相互交连的电路，包括相互靠近平行的导线，通过回路电流所产生的磁通，使两电路间形成相互感应的电动势而产生的干扰，影响电路信息的正常传递，传统的做法为将重布线组分层包封，即增加线路的层数，此过程需要重复封装、暴露和电镀等步骤，耗时耗力，产品尺寸也大，故本发明可在不增加芯片尺寸和制作成本的情况下很好的处理干扰位置线路阻抗问题。

为实现上述目的，本发明的一种芯片封装体内部线路加工工艺，包括以下步骤：

步骤一：将带有引脚的晶圆切割为单一单元，提供一载板，将切割后且通过测试的一个或者多个晶圆放置在载板上，进行包封封装，形成封装体，后暴露出引脚；

步骤二：在封装体靠近晶圆引脚的一侧形成电性连接层，电性连接层与晶圆引脚电性连接；

还包括以下步骤：

在所述步骤二中，在封装体上设置有用以扩展线宽干扰位置处电性连接层的线路槽；

所述在线路槽中形成的电性连接层与封装体之间的截面积增大；

进行后续常规半导体封装工艺。