[发明专利]基于FPGA的多算法核数据包保序方法及装置

说明书

基于FPGA的多算法核数据包保序方法及装置，该方法对算法核进行编号，关闭算法核的接收使能信号；通过控制FIFO的full标识信号判断控制FIFO的剩余空间，若控制FIFO存在剩余空间，对flag标识为空闲的算法核进行选通，开启选通算法核的接收使能，允许接收上级数据；判断选通算法核是否接收完整数据包，若选通算法核接收完整数据包，关闭算法核的接收使能并将序列号写入控制FIFO，将算法核的运算结果写入到数据FIFO；从控制FIFO中读取算法核的序列号，然后根据读取的序列号从对应的数据FIFO中依次读取数据报文。本发明缩短保序反应弧，降低对缓存和带宽的影响；保证性能不产生任何损耗，带宽不受保序影响。

技术领域

本发明涉及计算机网络安全技术领域，具体涉及一种基于FPGA的多算法核数据包保序方法及装置。

背景技术

当前，FPGA实现IPSec(IP安全)功能已经在业内普遍应用，其中由于对称算法计算时间长短和数据包的长度有线性关系，出现了短报文后入先出的问题，从而导致数据流乱序的情况，影响最终的应用效果。

现阶段，FPGA实现保序功能的主要方法为：当接收到报文以后，使用递增的计数器给每一个报文添加一个标签，作为序列号；报文处理过程中，序列号标签随报文流转；在处理完成准备往外发出的时候，按照标签中序列号的顺序逐个发送；当遇到序列号标签不连续时，将报文缓存下来，等待连续序列号的报文发出后，再发送缓存区的报文。

由于保序过程建立在发送接口处，需要大量的内存将乱序的报文缓存下来。另外，加之中间处理的异常情况，可能出现丢包问题，就需要保序过程有老化功能，如果在一定时间内对应序列号的报文没有到来，跳过发送下一个序号的报文，这样就增加了整个设计的复杂度，影响总体性能的稳定性。由于保序功能的存在，需要等待对应序列号标签的报文先发出，导致等待期间出现了发送接口出现空闲的情况，从而一定程度上损失了带宽。

发明内容

为此，本发明提供一种基于FPGA的多算法核数据包保序方法及装置，以解决传统技术存在的稳定性差，损失带宽的问题。

为了实现上述目的，本发明提供如下技术方案：基于FPGA的多算法核数据包保序方法，包括：

对算法核进行编号，关闭算法核的接收使能信号，禁止算法核接收上级数据；

通过控制FIFO的full标识信号判断控制FIFO的剩余空间，若控制FIFO存在剩余空间，逐个判断每个算法核的flag标识信号，对flag标识为空闲的算法核进行选通，开启选通算法核的接收使能，允许接收上级数据；

判断选通算法核是否接收完整数据包，若选通算法核接收完整数据包，关闭算法核的接收使能，将接收完整数据包的算法核序列号写入控制FIFO，将算法核的运算结果写入到数据FIFO；

当控制FIFO非空状态下，从控制FIFO中读取算法核的序列号，然后根据读取的序列号从对应的数据FIFO中依次读取数据报文。

作为基于FPGA的多算法核数据包保序方法优选方案，full标识信号的状态包括高位状态和低位状态，当控制FIFO已满不存在剩余空间时，full标识信号处于高位状态；当控制FIFO存在剩余空间时，full标识信号处于低位状态；

当控制FIFO的full标识信号处于高位状态时，等待直到控制FIFO的full标识信号处于低位状态。

作为基于FPGA的多算法核数据包保序方法优选方案，当算法核被占用时，将被占用算法的flag标识配置为busy状态。

作为基于FPGA的多算法核数据包保序方法优选方案，通过flag标识判断数据FIFO中是否包含完整的数据包，如果数据FIFO中的数据包不完整，等待直到检测到数据FIFO中包含完整的数据包。