[发明专利]一种屏蔽栅器件结构及其制作方法

说明书

本申请提供了一种屏蔽栅器件结构及其制作方法，涉及半导体技术领域。该屏蔽栅器件结构包括第一掺杂类型的衬底，位于衬底一侧且为第一掺杂类型的外延层，位于外延层内的沟槽，位于沟槽内壁的第一介电层，位于沟槽内的栅电极与屏蔽电极，其中，屏蔽电极位于栅电极之下，位于屏蔽电极与第一介电层之间的第二介电层，以及位于栅电极与屏蔽电极之间的电介质层。本申请提供的屏蔽栅器件结构及其制作方法具有工艺更加简单、降低了生产成本的优点。

技术领域

本申请涉及半导体技术领域，具体而言，涉及一种屏蔽栅器件结构及其制作方法。

背景技术

屏蔽栅深沟槽MOSFET(Metal-Oxide-Semiconductor Field-Effect Transisto，金属-氧化物半导体场效应晶体管)的性能优于常规MOSFET，主要体现在于屏蔽电极可在不牺牲晶体管导通电阻的情况减小栅漏电容(Qgd)并提高晶体管的击穿电压(BV)。

目前在制作屏蔽栅深沟槽MOSFET时，普遍采用三层屏蔽电介质，以产生高质量及厚度的电介层。然而，三层结构的工艺较为复杂，生产成本也较高。

综上，现有技术中存在屏蔽栅深沟槽MOSFET的工艺较为复杂，生产升本也较高的问题。

发明内容

本申请的目的在于提供一种屏蔽栅器件结构及其制作方法，以解决现有技术中存在的屏蔽栅深沟槽MOSFET的工艺较为复杂，生产升本也较高的问题。

为了实现上述目的，本申请实施例采用的技术方案如下：

一方面，本申请实施例提供了一种屏蔽栅器件结构，所述屏蔽栅器件结构包括：

第一掺杂类型的衬底；

位于所述衬底一侧且为第一掺杂类型的外延层；

位于所述外延层内的沟槽；

位于所述沟槽内壁的第一介电层；

位于所述沟槽内的栅电极与屏蔽电极，其中，所述屏蔽电极位于所述栅电极之下；

位于所述屏蔽电极与所述第一介电层之间的第二介电层；以及

位于所述栅电极与屏蔽电极之间的电介质层。

可选地，所述第二介电层的厚度大于所述第一介电层的厚度。

可选地，制作所述第一介电层的材料为High K材料。

可选地，所述第一介电层包括Al₂O₃层，所述第二介电层包括氧化层。

可选地，所述屏蔽栅器件结构还包括：

位于所述外延层内且为第二掺杂类型的体区，其中，所述体区与所述栅电极通过所述第一介电层隔离；

位于所述体区中且与所述沟槽相邻的源极区，其中，所述源极区为第一掺杂类型。

可选地，所述第一介电层的厚度为

可选地，所述第二介电层的厚度为

可选地，所述电介质层的厚度大于所述第一介电层的厚度。

另一方面，本申请实施例还提供了一种屏蔽栅器件结构制作方法，所述方法包括：

提供第一掺杂类型的衬底；

沿所述衬底的一侧生长第一掺杂类型的外延层；

沿所述外延层制作沟槽；

沿所述沟槽制作第一介电层；

沿所述第一介电层的表面制作第二介电层；