[发明专利]一种基于8T-SRAM单元的电路结构、芯片和模块

说明书

本发明涉及一种基于8T‑SRAM单元的电路结构、芯片和模块。8T‑SRAM单元包括：NMOS晶体管N1～6；PMOS晶体管P1～2。P1、P2和N1、N2交叉耦合，对存储节点Q、QB的数据进行锁存，P1的源极与P2源极电连接到VDD，开启存储节点Q、QB节点对电源通路，N1的源极与N2的源极连接到VSS，开启存储节点Q、QB节点对地通路。存储节点Q与QB通过晶体管N4、N3分别与位线BL和BLB相连，晶体管N3、N4由字线WL控制，字线LCM、RCM通过晶体管N5、N6分别与位线SLB和SL相连，晶体管N5、N6分别由存储节点Q与QB控制。本发明能实现在存储器内部完成比较操作，提高搜索效率。

技术领域

本发明涉及静态随机存储器技术领域，特别是涉及一种基于8T-SRAM单 元的电路结构、芯片和模块。

背景技术

随着人工智能技术拓展到更多类型的设备中进行运用，对于计算效率和能 耗要求越来越高。传统的冯诺伊曼架构中运算模块和存储器是分离的，计算过 程中需要使用数据时，需要从存储器中读取数据至运算模块，然而当前运算模 块运算力发展进程已经远超内存存取速度的发展进程，因此大量的运行时间和 功耗用于数据的等待，增大了运行时间的同时也造成了运行时间的浪费。

发明内容

为了减少计算过程用在数据搬移上的时间，提出一种基于8T-SRAM单元 的电路结构、芯片和模块。

本发明采用以下技术方案实现：

一种8T-SRAM单元，其包括：

NMOS晶体管N1；

NMOS晶体管N2，N2的栅极与N1的栅极电连接，N2的源极与N1的源 极电连接，N2的漏极与N1的栅极电连接；

NMOS晶体管N3，N3的漏极与N1的漏极、N2的栅极电连接，N3的栅 极与字线WL电连接，N3的源极与位线BLB电连接；

NMOS晶体管N4，N4的漏极与N2的漏极、N1的栅极电连接，N4的栅 极与字线WL电连接，N4的源极与位线BL电连接；

NMOS晶体管N5，N5的栅极与N4的漏极、N2的漏极、N1的栅极电连 接，N5的源极与位线SLB电连接，N5的漏极与字线LCM电连接；

NMOS晶体管N6，N6的栅极与N3的漏极、N1的漏极、N2的栅极电连 接，N6的源极与位线SL电连接，N6的漏极与字线RCM电连接；

PMOS晶体管P1，P1的栅极与N1的栅极、N4的漏极、N5的栅极电连接， P1的漏极与N1的漏极，N3的漏极，N6的栅极、N2的栅极电连接，P1的源 极与P2的源极电连接；

PMOS晶体管P2，P2的栅极与N2的栅极、N3的漏极、N6的栅极电连接， P2的漏极与N2的漏极，N4的漏极，N5的栅极、N1的栅极电连接，P2的源 极与P1的源极电连接；

晶体管P1、P2和晶体管N1、N2交叉耦合连接，对存储节点Q、QN的数 据进行锁存，晶体管P1的源极与P2源极电连接到VDD，开启存储节点Q、 QB节点对电源通路，晶体管N1的源极与N2的源极连接到VSS，开启存储节 点Q、QB节点对地通路；

存储节点Q与QB通过晶体管N4、N3分别与位线BL和BLB相连，晶体 管N3、N4由字线WL控制，字线LCM、RCM通过晶体管N5、N6分别与位 线SLB和SL相连，晶体管N5、N6分别由存储节点Q与QB控制。