[发明专利]一种基于8T-SRAM单元的电路结构、芯片和模块

权利要求书

1.一种8T-SRAM单元，其特征在于，其包括：

NMOS晶体管N1；

NMOS晶体管N2，N2的栅极与N1的漏极电连接，N2的源极与N1的源极电连接，N2的漏极与N1的栅极电连接；

NMOS晶体管N3，N3的漏极与N1的漏极、N2的栅极电连接，N3的栅极与字线WL电连接，N3的源极与位线BLB电连接；

NMOS晶体管N4，N4的漏极与N2的漏极、N1的栅极电连接，N4的栅极与字线WL电连接，N4的源极与位线BL电连接；

NMOS晶体管N5，N5的栅极与N4的漏极、N2的漏极、N1的栅极电连接，N5的源极与位线SLB电连接，N5的漏极与字线LCM电连接；

NMOS晶体管N6，N6的栅极与N3的漏极、N1的漏极、N2的栅极电连接，N6的源极与位线SL电连接，N6的漏极与字线RCM电连接；

PMOS晶体管P1，P1的栅极与N1的栅极、N4的漏极、N5的栅极电连接，P1的漏极与N1的漏极，N3的漏极，N6的栅极、N2的栅极电连接，P1的源极与P2的源极电连接；

PMOS晶体管P2，P2的栅极与N2的栅极、N3的漏极、N6的栅极电连接，P2的漏极与N2的漏极，N4的漏极，N5的栅极、N1的栅极电连接，P2的源极与P1的源极电连接；

晶体管P1、P2和晶体管N1、N2交叉耦合连接，对存储节点Q、QB的数据进行锁存，晶体管P1的源极与P2源极电连接到VDD，开启存储节点Q、QB节点对电源通路，晶体管N1的源极与N2的源极连接到VSS，开启存储节点Q、QB节点对地通路；

存储节点Q与QB通过晶体管N4、N3分别与位线BL和BLB相连，晶体管N3、N4由字线WL控制，字线LCM、RCM通过晶体管N5、N6分别与位线SLB和SL相连，晶体管N5、N6分别由存储节点Q与QB控制。

2.根据权利要求1所述的8T-SRAM单元，其特征在于，所述单元在预充阶段字线LCM和RCM保持在高电平状态，位线SL和SLB也预充到高电平，内部存储节点Q和QB作用在晶体管N5和N6上，控制晶体管的打开和关闭，假设单元存储的数据为‘1’，即“Q＝1，QB＝0”，在搜索阶段，搜索数据加载到位线SL和SLB上，假设“SL＝0，SLB＝1”，则晶体管N5开启，N6关闭，LCM和RCM经过SA灵敏放大器和与门作用后输出为高电平‘1’，即数据匹配；相反搜索数据为“SL＝1，SLB＝0”，字线LCM为高电平，位线SLB为低电平，经过SA输出为‘0’，在和字线RCM进行逻辑与，输出为‘0’，即数据不匹配。

3.一种基于8T-SRAM单元的存内布尔逻辑运算和单向BCAM(Binary ContentAddressable Memory)电路结构，其特征在于，其采用如权利要求1或2所述的8T-SRAM单元，所述电路结构包括N*N个8T-SRAM单元；

其中，所述电路结构为对称设置，故N为偶数；位于同一行的8T-SRAM单元，所有的晶体管N3、N4的栅极与字线WL电连接；所有的晶体管N5的漏极与字线LCM电连接；所有的晶体管N6的漏极与字线RCM电连接；

位于同一列的8T-SRAM单元，所有的晶体管N3的源极与位线BLB电连接；所有的晶体管N4的源极与位线BL电连接；所有的晶体管N5的源极与位线SLB电连接；所有的晶体管N6的源极与位线SL电连接。

4.根据权利要求3所述的基于8T-SRAM单元的存内布尔逻辑运算和单向BCAM的电路结构，其特征在于，其包括2*2个8T-SRAM单元；其中，位于同一行的两个8T-SRAM单元，所有的晶体管N3、N4的栅极与字线WL电连接；所有的晶体管N5的漏极与字线LCM电连接；所有的晶体管N6的漏极与字线RCM电连接；

位于同一列的两个8T-SRAM单元，所有的晶体管N3的源极与位线BLB电连接；所有的晶体管N4的源极与位线BL电连接；所有的晶体管N5的源极与位线SLB电连接；所有的晶体管N6的源极与位线SL电连接。