[发明专利]半导体装置

权利要求书

1.一种用以执行神经网络的半导体装置，包括：

一个或多个存储器，用于保持多个像素值和j个压缩的加权因子；

解压缩器，用于将所述j个压缩的加权因子恢复为k(k≥j)个未压缩的加权因子；

第一直接存储器访问DMA控制器，用于将从所述存储器中读取的所述j个压缩的加权因子传送到所述解压缩器；

n(n＞k)个累加器，用于将所述多个像素值和所述k个未压缩的加权因子相乘，并将相乘的结果累积地添加到时间序列中；以及

第一开关电路，设置在所述解压缩器和所述n个累加器之间，用于基于由第一标识符表示的第一对应关系，来将由所述解压缩器恢复的所述k个未压缩的加权因子传送到所述n个累加器。

2.根据权利要求1所述的半导体装置，还包括开关控制电路，

其中所述存储器将所述j个压缩的加权因子与所述第一标识符一起保持为加权因子数据集，

其中所述第一DMA控制器从所述存储器中读取所述加权因子数据集，并将包括在所述加权因子数据集中的所述j个压缩的加权因子传送到所述解压缩器，

其中所述开关控制电路基于由所述第一DMA控制器读取的所述加权因子数据集中包括的所述第一标识符，来控制所述第一开关电路中的所述第一对应关系。

3.根据权利要求1所述的半导体装置，

其中所述第一开关电路将所述k个未压缩的加权因子中的至少一个未压缩的加权因子传送到所述n个累加器中的两个或更多个累加器。

4.根据权利要求1所述的半导体装置，还包括：

第二DMA控制器，用于将所述n个累加器的输出传送到所述存储器；以及

第二开关电路，设置在所述n个累加器和所述第二DMA控制器之间，用于基于由第二标识符表示的第二对应关系，来将所述n个累加器的输出传送到所述第二DMA控制器中的多个通道。

5.根据权利要求4所述的半导体装置，还包括开关控制电路，

其中所述存储器将所述j个压缩的加权因子与所述第一标识符和所述第二标识符一起保持为加权因子数据集，

其中所述第一DMA控制器从所述存储器中读取所述加权因子数据集，并将包括在所述加权因子数据集中的所述j个压缩的加权因子传送到所述解压缩器，

其中所述开关控制电路基于由所述第一DMA控制器读取的所述加权因子数据集中包括的所述第一标识符和所述第二标识符，来分别控制所述第一开关电路中的所述第一对应关系和所述第二开关电路中的所述第二对应关系。

6.根据权利要求1所述的半导体装置，还包括第三DMA控制器，用于将从所述存储器中读取的所述多个像素值传送到所述n个累加器。

7.一种由单个芯片构成的半导体装置，包括：

神经网络引擎，用于执行神经网络处理；

一个或多个存储器，用于保持多个像素值和j个压缩的加权因子；

处理器；以及

总线，用于将所述神经网络引擎、所述存储器和所述处理器彼此连接，

其中所述神经网络引擎还包括：

解压缩器，用于将所述j个压缩的加权因子恢复为k(k≥j)个未压缩的加权因子；

第一直接存储器访问DMA控制器，用于将从所述一个或多个存储器中读取的所述j个压缩的加权因子传送到所述解压缩器；

n(n＞k)个累加器，用于将所述多个像素值和所述k个未压缩的加权因子相乘，并将相乘的结果累积地添加到时间序列中；

第一开关电路，设置在所述解压缩器和所述n个累加器之间，用于基于由第一标识符表示的第一对应关系，来将由所述解压缩器恢复的所述k个未压缩的加权因子传送到所述n个累加器；以及

开关控制电路，用于基于所述第一标识符来控制所述第一开关电路中的所述第一对应关系。

8.根据权利要求7所述的半导体装置，

其中当所述第一DMA控制器将所述j个压缩的加权因子传送到所述解压器时，所述处理器将所述第一标识符输出到所述开关控制电路。