[发明专利]一种浅沟槽的制备方法

说明书

本发明提供一种浅沟槽的制备方法，通过在所述图形化的硬掩模层上以及所述第一凹槽的内壁上通过LPCVD工艺形成氧化物膜层；以所述氧化物侧墙为掩模，刻蚀所述半导体衬底，以在所述第二凹槽底部形成第三凹槽，所述第一凹槽、第二凹槽和第三凹槽连通且构成浅沟槽。LPCVD工艺形成具有良好的台阶覆盖性以及均匀度的氧化物膜层，从而形成厚度均匀性好的氧化物侧墙，并在以氧化物侧墙替换现有的重聚合物侧墙，并以氧化物侧墙来定义浅沟槽的肩宽的尺寸，可以得到一个变化波动较小的浅沟槽的肩宽，从而有效改善浅沟槽的肩宽的变化过大的问题，提升产品的TDDB的表现，降低了窄幅器件的片间差异，提高了芯片之间的片间均一性。

技术领域

本发明涉及半导体的制造工艺领域，特别涉及一种浅沟槽的制备方法。

背景技术

集成电路制造技术随着摩尔定律而快速向微小化发展，晶片尺寸因集成度提高而不断缩小以增加晶片单位面积的元件数量。生产线上的使用的线宽(critical dimension，CD)已经由微米进入到纳米领域。但是无论器件尺寸如何缩小，元件之间仍需进行适当隔离或绝缘。隔离技术(isolation technology)已经由局部氧化法(LOCOS)进步到浅沟槽隔离(shallow trench isolation，STI)。STI具有隔离区面积小及平坦性佳的特点，目前已广泛应用到半导体器件的制备中。

如图1所示，在形成浅沟槽时，现有的浅沟槽在蚀刻时出现两段斜坡，晶片上的浅沟槽的这两段斜坡之间在横向上的间距(肩宽，shoulder width)A取值差异较大，而这些肩宽A的取值波动变化过大造成整个制程的负载(loading)不同，例如，晶片上的浅沟槽的肩宽A取值可能出现39nm、25nm、14nm等，而肩宽为39nm的肩宽全局负载(shoulder widthGlobal Loading)与肩宽为25nm的肩宽全局负载相差30％，肩宽A为39nm的肩宽微负载(shoulder width Micro Loading)与肩宽为14nm的肩宽微负载相差60％。因此，肩宽的取值波动变化过大会影响浅沟槽角部圆化轮廓(圆角，corner rounding)，并直接影响到TDDB的表现，还会使窄幅器件的表现波动变大，从而造成窄幅器件的片间差异大，造成不同芯片之间的电性差异较大，也就是芯片之间的片间均一性较差。

发明内容

本发明的目的在于，提供一种浅沟槽的制备方法，可以将浅沟槽的肩宽稳定在固定范围内，从而提供芯片之间的片间均一性。

为了解决上述问题，本发明提供一种浅沟槽的制备方法，包括以下步骤：

S21：提供一半导体衬底，在所述半导体衬底上依次形成有氧化层和图形化的硬掩模层，所述图形化的硬掩模层中具有第一宽度的第一凹槽，所述第一凹槽的槽底暴露出所述氧化层；

S22：在所述图形化的硬掩模层上以及所述第一凹槽的内壁上通过LPCVD工艺形成氧化物膜层；

S23：刻蚀所述氧化物膜层，以在所述第一凹槽的侧壁上形成氧化物侧墙，并刻蚀所述第一凹槽下方的氧化层，以暴露出所述半导体衬底，同时形成第二宽度的第二凹槽，所述第一凹槽和第二凹槽连通；

S24：以所述氧化物侧墙为掩模，刻蚀所述半导体衬底，以在所述第二凹槽底部形成第三凹槽，所述第一凹槽、第二凹槽和第三凹槽连通且构成浅沟槽；

S25：去除所述氧化物侧墙以及所述氧化物侧墙覆盖的所述氧化层，以扩大所述第二凹槽的宽度；以及

S26：圆化处理所述第三凹槽的角部轮廓。

可选的，S21具体包括：

提供一半导体衬底，所述半导体衬底上依次形成有氧化层、硬掩模层和图形化的光刻胶层；

以图形化的光刻胶层为掩模，刻蚀所述硬掩模层，以在所述硬掩模层中形成第一宽度的第一凹槽，所述第一凹槽的槽底暴露出所述氧化层；以及