[发明专利]半导体器件及其制备方法、存储系统

说明书

本申请公开了一种半导体器件及其制备方法、存储系统。该方法包括：在衬底的一侧形成牺牲叠层；其中，牺牲叠层包括朝远离衬底的方向、依次层叠接触的掺杂牺牲层和第一连接层；在牺牲叠层背向衬底的一侧形成叠层结构；形成多个依次贯穿叠层结构和牺牲叠层并延伸至衬底内的沟道孔；以及基于掺杂牺牲层暴露于沟道孔的表面形成缩限结构，缩限结构围设形成的缩限孔的孔径小于沟道孔的孔径。本申请不仅可以保证制备而成的半导体器件的各个沟道层均与半导体导出层形成良好且稳定的电连接，提高半导体器件的电性能，而且还可以在制备过程中利用第一连接层对剩余的掺杂牺牲层形成支撑，避免剩余的掺杂牺牲层部分掉落到基台上而影响产品质量。

技术领域

本申请实施方式涉及半导体技术领域，尤其涉及半导体器件及其制备方法、存储系统。

背景技术

随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高，三维存储器应用而生。为了提升三维存储器的存储容量，三维存储器的堆叠结构的堆叠层数不断增加。然而，随着堆叠层数的增加，要么在刻蚀沟道孔的过程中难以保证各个沟道孔的延伸长度相同，进而导致不同延伸长度的沟道层很难与后续形成的半导体导出层建立良好稳定的电连接，要么在电连接各个沟道结构的沟道层的工艺步骤中容易产生多晶硅残渣，导致多晶硅残渣掉落在基台上影响后续工艺，进而可能导致产品良率降低。

申请内容

根据本申请第一方面提供的制备半导体器件的方法，包括：

在衬底的一侧形成牺牲叠层；其中，所述牺牲叠层包括朝远离所述衬底的方向、依次层叠接触的掺杂牺牲层和第一连接层；

在所述牺牲叠层背向所述衬底的一侧形成叠层结构；

形成多个依次贯穿所述叠层结构和所述牺牲叠层并延伸至所述衬底内的沟道孔；以及

基于所述掺杂牺牲层暴露于所述沟道孔的表面形成缩限结构，所述缩限结构围设形成的缩限孔的孔径小于所述沟道孔的孔径。

根据本申请第二方面提供的半导体器件，包括：

半导体导出层，具有第一表面、与所述第一表面相对设置的第二表面以及自所述第二表面朝远离所述第一表面的方向凸起的凸出部；

掺杂牺牲层，与所述第二表面层叠接触，且所述凸出部贯穿所述掺杂牺牲层；

第一连接层，其一侧分别与所述掺杂牺牲层背向所述半导体导出层的一侧以及所述凸出部背向所述第一表面的一侧接触；

堆叠结构，与所述第一连接层的另一侧层叠接触；其中，所述堆叠结构包括交替堆叠的栅极层和绝缘层；

沟道结构，依次贯穿所述堆叠结构和所述第一连接层并延伸至所述凸出部内。

根据本申请第三方面提供的存储系统，包括控制器以及本申请第二方面所述的半导体器件，所述控制器耦合至所述半导体器件，且用于控制所述半导体器件存储数据。

本申请实施例提供的半导体器件及其制备方法、存储系统，通过设置掺杂牺牲层以及与掺杂牺牲层接触的第一连接层，不仅可以在制备过程中基于掺杂牺牲层暴露于沟道孔的表面形成缩限结构，使得后续工艺中各个沟道孔中沟道层的延伸长度基本相同，保证制备而成的半导体器件的各个沟道层均与半导体导出层形成良好且稳定的电连接，进而提高半导体器件的电性能，而且还可以在制备过程中利用第一连接层对剩余的掺杂牺牲层形成支撑，避免剩余的掺杂牺牲层部分掉落到基台上而影响产品质量。

应当理解，本部分所描述的内容并非旨在标识本申请的实施例的关键或重要特征，也不用于限制本申请的范围。本申请的其它特征将通过以下的说明书而变得容易理解。

附图说明

通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本申请的其它特征、目的和优点将会变得更明显。附图用于更好地理解本方案，不构成对本申请的限定。在附图中：