[发明专利]保护电路

说明书

本发明提供了一种保护电路，包括：静电放电保护电路，用于泄放芯片内的静电放电电流；以及电气过应力保护电路，用于在所述静电放电保护电路上电时使所述静电放电保护电路停止泄放芯片内的静电放电电流，通过设置电气过应力保护电路，用于在所述静电放电保护电路上电时使所述静电放电保护电路停止泄放芯片内的静电放电电流，提升了芯片的防电气过应力性能，从而提高了芯片稳定性和降低了芯片烧坏现象发生的概率。

技术领域

本发明涉及电路设计领域，尤其涉及一种保护电路。

背景技术

产线装机上电测试过程和芯片上电使用过程中，芯片会面临电气过应力(Electrical Over Stress，EOS)的冲击，常常使得芯片被烧毁。

因此，有必要开发一种新型的保护电路以解决现有技术中存在的上述问题。

发明内容

本发明的目的在于提供一种保护电路，以提升芯片的防电气过应力性能，从而降低芯片烧坏现象发生的概率。

为实现上述目的，本发明所述的保护电路，包括：

静电放电保护电路，用于泄放芯片内的静电放电电流；以及

电气过应力保护电路，用于在所述静电放电保护电路上电时使所述静电放电保护电路停止泄放芯片内的静电放电电流。

本发明所述的保护电路的有益效果在于：通过设置电气过应力保护电路，用于在所述静电放电保护电路上电时使所述静电放电保护电路停止泄放芯片内的静电放电电流，提升了芯片的防电气过应力性能，从而提高了芯片稳定性和降低了芯片烧坏现象发生的概率。

可选的，所述静电放电保护电路包括泄放单元、触发单元、第一二极管和第一电阻，所述泄放单元用于泄放芯片内的静电放电电流，所述触发单元用于触发所述泄放单元导通，所述第一二极管用于将所述触发单元的工作电压稳定在所述触发单元的耐压范围内，所述第一电阻用于控制所述泄放单元泄放芯片内的静电放电电流的时长。

可选的，所述泄放单元包括第一NMOS管和第二NMOS管，所述第一NMOS管的漏极和所述第二NMOS管的漏极连接电源电压，所述第一NMOS管的源极和所述第二NMOS管的源极接地，所述第一NMOS管的栅极和所述第二NMOS管的栅极连接所述第一电阻的一端，所述第一电阻的另一端接地。

可选的，所述触发单元包括电容、第二电阻、第一PMOS管和第二PMOS管，所述第一PMOS管的源极、所述第二PMOS管的源极、所述第二电阻的一端连接电源电压，所述第一PMOS管的漏极和所述第二PMOS管的漏极连接所述第一电阻的一端，所述第一PMOS管的栅极、所述第二PMOS管的栅极、所述第二电阻的另一端连接所述电容的一端，所述电容的另一端接地。

可选的，所述第一二极管的负极连接所述电容的一端，所述第一二极管的正极接地。

可选的，所述电气过应力保护电路包括下拉单元和控制信号发送单元，所述下拉单元用于将所述第一NMOS管的栅极和所述第二NMOS管的栅极处的电压下拉至低电平，所述控制信号发送单元用于在所述静电放电保护电路上电时发送控制信号使所述第一NMOS管和所述第二NMOS管截止。其有益效果在于：能够提升芯片的防电气过应力性能。

可选的，所述下拉单元包括第三NMOS管、第四NMOS管和第五NMOS管，所述第五NMOS管用于在所述静电放电保护电路不上电时将所述第三NMOS管的栅极和所述第四NMOS管的栅极处的电压下拉至低电平，所述第三NMOS管的栅极、所述第四NMOS管的栅极、所述第五NMOS管的漏极连接所述控制信号发送单元的一端，所述控制信号发送单元的另一端连接电源电压，所述第三NMOS管的源极、所述第四NMOS管的源极、所述第五NMOS管的栅极和所述第五NMOS管的源极接地，所述第三NMOS管的漏极和所述第四NMOS管的漏极连接所述第一电阻的一端。其有益效果在于：能够提升芯片的防电气过应力性能。