[发明专利]基于FPGA实现网络节点时间同步的方法

说明书

本发明具体是涉及一种基于FPGA实现网络节点时间同步的方法，包括以下步骤：构建本地时钟模块。基于构建本地时钟模块，设计脉冲同步模块。基于设计脉冲同步模块，封装路径延迟测量过程及时间同步过程的以太网报文帧。基于封装路径延迟测量过程及时间同步过程的以太网报文帧，记录报文在i节点发出的时刻的时间戳值和报文在i+1节点被接受到时刻的时间戳值。基于记录报文在i节点发出的时刻的时间戳值和报文在i+1节点被接受到时刻的时间戳值，对得到的时间戳值进行计算得到路径延迟测量结果。基于对得到的时间戳值进行计算得到路径延迟测量结果，发送时间同步报文。提供了一种低成本、精度高且稳定的时间同步方法，满足精准的调度与各种通信需求。

技术领域

本发明涉及通信的技术领域，特别是涉及一种基于FPGA实现网络节点时间同步的方法。

背景技术

工业物联网、自动驾驶等新型应用的发展对通信网络性能有了更高的要求，以太网技术凭借其高带宽、低成本等优势被引入到上述应用中来。然而，传统以太网无法满足上述应用对业务确定性、低时延的传输需求，而时间敏感网络技术(Time SensitiveNetworking，TSN)通过业务调度与资源管理等举措为解决这一问题提供了有效途径。在TSN标准集中，IEEE 802.1AS协议提供的时间同步技术可以使得网络中实行这一协议的节点通过信令交互而达到最终时间同步，从而为TSN确定性、低时延的业务调度与资源管理提供了可能。

目前对于IEEE 802.1AS协议实现多通过软件层面，现公开了一种基于Linux环境下的协议实现方法，由Intel I210网卡驱动下得到软时间戳，并在网络承受不同负载情况下测得时间延迟。但在测试中发现其延迟测量值与理论值相差较大，原因之一为软时间戳易受网络波动的影响，且无法保证其精度。软件层面上设计了路径延迟测量与时间同步相关的状态机函数，通过对函数的调用来实现网络中报文的交互与解析，但此种方案在网络发生拥堵时容易产生丢包情况，给网络的时间同步带来了不确定性。软件实现虽成本低、自适应好，然而软时钟精度不高、稳定性不强、且受网络波动影响较大，这使得同步精度大打折扣，从而影响了TSN的通信服务质量。使用硬件实现时钟同步将可以为网络提供高精度(us级同步误差)同步时钟，从而满足更为精确的调度与资源管理等通信需求以及新的应用场景需要(如多传感器信息同步分析等)。目前针对同步应用的硬件研究，其对于报文的处理大多采用软件实现，还有调用Nios II嵌入式软核对gPTP报文进行处理，由于其网络数据传输及实时时钟均用系统自带ip核，所以其测量精度会有较大偏差。对于时间戳的获取，上述方法通过相应的网卡驱动在MAC层生成时间戳，但在MAC层中时间戳的处理时间难以确定，会在一定程度上对其准确度造成影响。

发明内容

基于此，有必要针对上述技术问题，提供一种在FPGA硬件电路上实现系统中的报文交互及时间戳的获取且能正确转发路径延迟测量以及时间同步过程中的报文并产生精度较高的硬件时间戳的基于FPGA实现网络节点时间同步的方法。

一种基于FPGA实现网络节点时间同步的方法，所述方法包括：

构建本地时钟模块；

基于所述构建本地时钟模块，设计脉冲同步模块；

基于所述设计脉冲同步模块，封装路径延迟测量过程及时间同步过程的以太网报文帧；

基于所述封装路径延迟测量过程及时间同步过程的以太网报文帧，记录报文在i节点发出的时刻的时间戳值和报文在i+1节点被接受到时刻的时间戳值；

基于所述记录报文在i节点发出的时刻的时间戳值和报文在i+1节点被接受到时刻的时间戳值，对得到的所述时间戳值进行计算得到路径延迟测量结果；

基于所述对得到的所述时间戳值进行计算得到路径延迟测量结果，发送时间同步报文。

进一步的，所述构建本地时钟模块步骤包括：