[发明专利]集成电路的逻辑综合方法、装置、电子设备、介质及芯片

说明书

本公开提供了一种集成电路的逻辑综合方法、装置、电子设备、介质及芯片，其中，该方法包括：确定集成电路的待综合模块中的至少一个关键子模块；其中，所述至少一个关键子模块为所述待综合模块的多个子模块中不满足预设物理综合要求的子模块；对每个所述关键子模块进行第一逻辑综合处理，得到每个所述关键子模块的综合子网表；基于所述综合子网表和第一子模块的代码文件，对所述待综合模块进行第二逻辑综合处理，并基于所述第二逻辑综合处理的逻辑综合结果确定所述待综合模块的目标综合网表；其中，所述第一子模块为所述多个子模块中除所述关键子模块之外的其他模块。

技术领域

本公开涉及芯片设计的技术领域，具体而言，涉及一种集成电路的逻辑综合方法、装置、电子设备、介质及芯片。

背景技术

随着集成电路技术和工艺的发展，在目前主流先进工艺下，单个芯片的晶体管数量可以达到百亿量级。随着芯片规模的上升，电路规模和复杂度也相应地大幅度增加，同时为芯片的PPA(Power/Performance/Area)指标的优化过程带来了巨大的挑战。随着7nm、5nm甚至3nm芯片的应用和普及，芯片的制作工艺越来越接近物理极限，电路的规模和复杂度增长到前所未有的水平。传统的综合实现方法在进行PPA优化显得越来越吃力，经常会出现无法对模块的全局时序进行很好的收敛，从而导致运行时间也大幅度增加。

发明内容

本公开实施例至少提供一种集成电路的逻辑综合方法、装置、电子设备、介质及芯片。

第一方面，本公开实施例提供了一种集成电路的逻辑综合方法、装置、电子设备、介质及芯片，包括：确定集成电路的待综合模块中的至少一个关键子模块；其中，所述至少一个关键子模块为所述待综合模块的多个子模块中不满足预设物理综合要求的子模块；对每个所述关键子模块进行第一逻辑综合处理，得到每个所述关键子模块的综合子网表；基于所述综合子网表和第一子模块的代码文件，对所述待综合模块进行第二逻辑综合处理，并基于所述第二逻辑综合处理的逻辑综合结果确定所述待综合模块的目标综合网表；其中，所述第一子模块为所述多个子模块中除所述关键子模块之外的其他模块。

一种可选的实施方式中，所述确定所述待综合模块中的至少一个关键子模块，包括：确定所述待综合模块的模块筛选参数；其中，所述模块筛选参数为用于指示子模块的模块面积和/或子模块的实时时序的参数；在所述待综合模块中确定与所述模块筛选参数相匹配的子模块为所述至少一个关键子模块。

一种可选的实施方式中，所述待综合模块的数量为多个；所述确定所述待综合模块的模块筛选参数，包括：确定每个所述待综合模块的模块属性信息；其中，所述模块属性信息包括以下至少之一：模块功能、模块面积、在所述集成电路中的模块位置；在多个预设筛选参数中，确定与所述模块属性信息相匹配的预设筛选参数为该待综合模块的模块筛选参数。

一种可选的实施方式中，所述对每个所述关键子模块进行第一逻辑综合处理，得到每个所述关键子模块的综合子网表，包括：获取物理约束参数；其中，所述物理约束参数包括以下至少之一：时钟不确定性参数、输入输出端口约束参数；基于所述物理约束参数对每个所述关键子模块进行所述第一逻辑综合处理，得到每个所述关键子模块的综合子网表。

一种可选的实施方式中，所述基于所述第二逻辑综合处理的逻辑综合结果确定所述待综合模块的目标综合网表，包括：在基于所述逻辑综合结果确定所述待综合模块不满足预设时序要求的情况下，更新至少部分所述关键子模块的所述物理约束参数，得到更新后物理约束参数，并返回执行基于所述物理约束参数对每个所述关键子模块进行所述第一逻辑综合处理的步骤。

一种可选的实施方式中，所述基于所述第二逻辑综合处理的逻辑综合结果确定所述待综合模块的目标综合网表，包括：在基于所述逻辑综合结果确定所述待综合模块不满足预设时序要求的情况下，在所述待综合模块中重新确定不满足所述预设物理综合要求的子模块为所述至少一个关键子模块，并返回执行对每个所述关键子模块进行第一逻辑综合处理，得到每个所述关键子模块的综合子网表的步骤，直至所述待综合模块满足预设时序要求。