[发明专利]一种位线泄漏电流、灵敏放大器及存储器的控制电路

说明书

本发明公开了一种位线泄漏电流、灵敏放大器及存储器的控制电路，包括由8T SRAM存储单元构成的存储阵列和具有对称结构的四输入灵敏放大器，存储阵列的两对传输管分别与主位线对和副位线对连接；一列存储单元中连接同一侧存储节点的一根主位线和一根副位线分别与所述四输入灵敏放大器两侧的一个输入端连接，其中：所述四输入灵敏放大器中已与副位线连接的一侧的输入端与另一根主位线连接，已与主位线连接的一侧的输入端与另一根副位线连接。该电路结构在不增加更多控制信号的情况下，能够实时地检测并补偿位线泄漏电流；在位线泄漏电流很大的情况下，依然能够读出正确的数据，有很稳定的性能。

技术领域

本发明涉及集成电路技术领域，尤其涉及一种位线泄漏电流、灵敏放大器及存储器的控制电路。

背景技术

随着CMOS(Complementary Metal Oxide Semiconductor，互补金属氧化物半导体)工艺技术按比例缩小，CMOS电路在减小面积的同时也提高了性能。工艺的缩小也降低了电源电压，因此需要降低晶体管的阈值电压以保持晶体管的高性能。但是阈值电压的降低会导致亚阈值泄漏电流的增大，增大的泄漏电流会对静态随机存储器(Static Random-Access Memory,SRAM)的操作尤其是读操作造成严重影响，位线上的泄漏电流会造成读操作时间的延长，甚至造成读数据的错误。

为了缓解或者是消除位线泄漏电流造成的影响，现有技术提出了以下几种方案：

如图1所示是现有技术中Self-compared bit-line pairs的电路结构，Self-compared bit-line pairs电路结构的工作原理如下：在位线BL和BLB两侧分别增加一条辅助的位线，并把位线和辅助位线对应接到一个四输入灵敏放大器的四个输入上。两个PMOS管分别控制位线与辅助位线的连接，当位线的电压由于存在泄漏电流而降低时，辅助位线的电压也降低而保持与位线电压相同。泄漏电流造成的一侧位线电压下降会降低灵敏放大器该侧节点的放电速度，而另一侧辅助位线的电压则对这个放电速度进行了补偿。这种电路结构很好的对泄漏电流造成的位线电压下降进行了补偿，但缺点是这种补偿不是实时的，并没有考虑到开启字线WL后位线存在的泄漏电流，因此会影响补偿的精度。

如图2所示是现有技术中X-Calibration的电路结构，X-Calibration电路结构的工作原理如下：在位线上串联电容，通过附加的PMOS管改变位线连接关系，将由泄漏电流导致的位线电压的下降记录在电容上，然后用电容上记录的电压去补偿由于泄漏电流导致的位线电压的变化。但是该电路结构的缺点是，串联电容的充放电时间会降低读操作速度，位线上需要接入两个常开的PMOS管来产生电流以保证电压的平稳，这会大幅增加读取时间和功耗。

发明内容

本发明的目的是提供一种位线泄漏电流、灵敏放大器及存储器的控制电路，该电路结构在不增加更多控制信号的情况下，能够实时地检测并补偿位线泄漏电流；在位线泄漏电流很大的情况下，依然能够读出正确的数据，有很稳定的性能。

本发明的目的是通过以下技术方案实现的：

一种位线泄漏电流、灵敏放大器及存储器的控制电路，所述控制电路包括由8TSRAM存储单元构成的存储阵列和具有对称结构的四输入灵敏放大器，其中：

所述存储阵列的两对传输管分别与主位线对和副位线对连接；其中，所述主位线对包括主位线BLM和BLMB；所述副位线对包括副位线BLN和BLNB；

一列存储单元中连接同一侧存储节点的一根主位线BLM和一根副位线BLNB分别与所述四输入灵敏放大器两侧的一个输入端连接，其中：

所述四输入灵敏放大器中已与副位线BLNB连接的一侧的输入端与另一根主位线BLMB连接，已与主位线BLM连接的一侧的输入端与另一根副位线BLN连接；