[发明专利]一种位线泄漏电流、灵敏放大器及存储器的控制电路

权利要求书

1.一种位线泄漏电流、灵敏放大器及存储器的控制电路，其特征在于，所述控制电路包括由8T SRAM存储单元构成的存储阵列和具有对称结构的四输入灵敏放大器，其中：

所述存储阵列的两对传输管分别与主位线对和副位线对连接；其中，所述主位线对包括主位线BLM和BLMB；所述副位线对包括副位线BLN和BLNB；

一列存储单元中连接同一侧存储节点的一根主位线BLM和一根副位线BLNB分别与所述四输入灵敏放大器两侧的一个输入端连接，其中：

所述四输入灵敏放大器中已与副位线BLNB连接的一侧的输入端与另一根主位线BLMB连接，已与主位线BLM连接的一侧的输入端与另一根副位线BLN连接；

当所述主位线对中的一根主位线上有泄漏电流时，所述副位线对中与这根主位线连接在同一侧存储节点的副位线也产生等量的泄漏电流；因此，在所述四输入灵敏放大器读取数据时，一侧位线的泄漏电流造成的电压降能在另一侧得到实时补偿，进而读出正确数据，实现对位线泄漏电流的控制。

2.根据权利要求1所述位线泄露电流、灵敏放大器及存储器的控制电路，其特征在于，所述存储阵列中的8T SRAM存储单元由2个PMOS管和6个NMOS管组成，2个PMOS管记为P0和P1，6个NMOS管记为N0～N5，其中：

PMOS管P0的栅极与NMOS管N2的栅极连接，源极与电源VDD连接；

PMOS管P1的栅极与NMOS管N3的栅极连接，源极与VDD连接；

NMOS管N0的栅极接字线WL，漏极接主位线BLM，源极分别与PMOS管P0的漏极、NMOS管N2的漏极、PMOS管P1的栅极、NMOS管N3的栅极和NMOS管N5的源极连接；

NMOS管N1的栅极接字线WL，漏极接另一主位线BLMB，源极分别与PMOS管P0的栅极、PMOS管P1的漏极、NMOS管N2的栅极、NMOS管N3的漏极和NMOS管N4的源极连接；

NMOS管N2的栅极分别与PMOS管P0的栅极、PMOS管P1的漏极、NMOS管N1的源极、NMOS管N3的漏极和NMOS管N4的源极连接，源极与地面VSS连接；

NMOS管N3的栅极分别与PMOS管P0的漏极、PMOS管P1的栅极、NMOS管N0的源极、NMOS管N2的漏极和NMOS管N5的源极连接，源极与VSS连接；

NMOS管N4的栅极与VSS连接，漏极与副位线BLN连接；

NMOS管N5的栅极与VSS连接，漏极与另一副位线BLNB连接。