[发明专利]多晶硅栅切割方法

说明书

本发明公开了一种多晶硅栅切割方法，包括：在有源区中形成STI，并淀积多晶硅；在多晶硅上淀积第一硬掩膜层；在第一硬掩膜层上旋涂光刻胶；打开多晶硅栅切割光刻窗口；执行光刻后去除光刻胶；淀积第一氧化层；执行第一研磨平坦化去除第一硬掩膜层上的第一氧化层；去除第一硬掩膜层，保留剩余第一氧化层；修整剩余第一氧化层形貌，其覆盖位置是最终多晶硅去除的位置；淀积第二硬掩膜层；执行第二研磨平坦化去除剩余第一氧化层上的第二硬掩膜层；刻蚀去除剩余第一氧化层；刻蚀形成多晶硅栅；去除第二硬掩膜层。本发明通过光刻使用图案转移方式,搭配HM SINOX,加上工艺制程光刻/刻蚀/薄膜/研磨能获得更小的多晶硅栅切割尺寸。

技术领域

本发明涉及半导体领域，特别是涉及一种多晶硅栅切割方法。

背景技术

半导体逻辑芯片的制程工艺之中,早期制程世代Intel 65nm以上,tsmc/UMC 40nm以上,在poly loop使用为一次曝光一次刻蚀(1P1E)的方式,没有poly gate cut制程，参考图1所示。为了让组件的电性行为比较健康,poly line end长度要足够长,这种制程的缺点是比较耗费芯片面积.

中期制程世代,Intel 45nm以下,tsmc/UMC 28nm以下,在poly loop开始使用两次曝光两次刻蚀(2P2E)的方式,使用poly gate cut将poly整齐的切断,参考图2所示,这种制程可以增加组件电性的稳定度,也降低芯片浪费面积.

近期或是先进的制程世代,要再增加芯片的组件密度,在两次曝光两次刻蚀(2P2E)的方式架构之下,poly gate cut大约达到光学曝光极限,不容易直接曝光做小,限制了产品性能进一步提升。

发明内容

在发明内容部分中引入了一系列简化形式的概念,该简化形式的概念均为本领域现有技术简化，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

本发明要解决的技术问题是提供一种相对现有技术能实现更小的多晶硅栅切割尺寸(去除部分尺寸更小)的多晶硅栅切割方法。

为解决上述技术问题，本发明提供的多晶硅栅切割方法，包括以下步骤：

S1，在有源区中形成STI，并淀积多晶硅；

S2，在多晶硅上淀积第一硬掩膜层；

S3，在第一硬掩膜层上旋涂光刻胶；

S4，打开多晶硅栅切割光刻窗口；

S5，执行光刻后去除光刻胶；

S6，淀积第一氧化层；

S7，执行第一研磨平坦化去除第一硬掩膜层上的第一氧化层；

S8，去除第一硬掩膜层，保留剩余第一氧化层；

S9，修整剩余第一氧化层形貌，其覆盖位置是最终多晶硅去除的位置；

S10，淀积第二硬掩膜层；

S11，执行第二研磨平坦化去除剩余第一氧化层上的第二硬掩膜层；

S12，刻蚀去除剩余第一氧化层；

S13，刻蚀形成多晶硅栅；

S14，去除第二硬掩膜层。

可选择的，进一步改进所述的多晶硅栅切割方法，第一硬掩膜层是SiN。

可选择的，进一步改进所述的多晶硅栅切割方法，第一研磨平坦化采用CMP。

可选择的，进一步改进所述的多晶硅栅切割方法，第二硬掩膜层是SiN。