[发明专利]一种抗单粒子效应辐射加固带隙基准电路

说明书

本发明涉及一种抗单粒子效应辐射加固带隙基准电路，包括启动电路，为带隙基准电路提供偏置电流；运算放大器，所述的MP3、MP4通过电流镜镜像MP1的电流给运算放大器提供偏置，MP5也通过电流镜镜像给后续基准电压产生部分提供偏置，且运算放大器输入端对MP6、MP7的栅极电位分别连接R3和BP3发射极；所述的R4、R5、R3、BP1～BP3、D9、以及R6、C3构成带隙基准电压产生电路。本发明所述的带隙基准电路，通过较小的面积和功耗开销，实现良好的抗辐射能力，并降低电路最低工作电压，提高电路适用范围，利用在重要节点增加二极管和电容的技术来改善抗SET性能。

技术领域

本发明涉及抗辐射加固集成电路技术，尤其是指一种抗单粒子效应辐射加固带隙基准电路。

背景技术

带隙基准电路用于产生一个与温度关系很小的电压基准。它的理论依据是利用两个温度系数极性相反，绝对值基本相等的电压信号相叠加，得到近似零温度系数的电压。本发明中负温度系数电压采用PNP三极管基极-发射极PN结电压来实现；并采用两个工作在不同电流密度下的PNP管，它们的基极-发射极电压之差构成正温度系数电压。

本发明属于模拟集成电路，其抗辐射加固技术主要用于提高电路的抗单粒子瞬态(SingleEvent Transient,SET)能力。单粒子瞬态现象是由于太空中高能量粒子轰击，引起器件寄生电流顺变，诱发集成电路中节点处电压出现瞬时电压偏移(电压尖峰)的现象。该事件主要发生在模拟集成电路当中，会使重要节点电压出现较大偏移导致电路工作异常甚至失效。

而现有的技术采用了Cascade结构，增加了电压净空限制了电路最低工作电压，使电路应用范围受限；电路通过增加电源到地支路来提高抗单粒子瞬态能力，使得电路整体功耗开销大幅增加，单个模块的电流在5V供电下处于mA级别；同时为了得到大电流I₊，NPN三极管面积必须很大，带来极大的版图面积开销，增加电路成本。

发明内容

为解决上述技术问题，本发明的一种抗单粒子效应辐射加固带隙基准电路，包括PMOS晶体管MP1～MP7；NMOS晶体管MN1～MN8；二极管D1～D9；PNP三极管BP1～BP3；电阻R1～R6；电容C1～C3；其中的R1、MN1、MN2、MP1、MP2、MN3、MN4、D1～D4为启动电路，为带隙基准电路提供偏置电流；所述的MP3、MP6、MP7、MN5、MN6、D5～D8、C1～C2、R2、MN7、MP4、MP5、MN8构成运算放大器，所述的MP3、MP4通过电流镜镜像MP1的电流给运算放大器提供偏置，MP5也通过电流镜镜像给后续基准电压产生部分提供偏置，且运算放大器输入端对MP6、MP7的栅极电位分别连接R3和BP3发射极；所述的R4、R5、R3、BP1～BP3、D9、以及R6、C3构成带隙基准电压产生电路，其中的BP1与BP3的基极-发射极电压差产生正温度系数的电压信号，BP3基极-发射极正向PN结产生负温度系数的电压，两者相加得到与温度无关的基准电压；

其中的电阻R1一端连接外接电源，一端连接MN1的漏端；MN1的源端连接地，栅端连接MN2的栅端；MN2的源端接地，漏端接MP1的漏端和栅端；MP1的源端接电源；MP1的栅端连接MP3、MP4、MP5的栅端；MP2的漏端接MN3的漏端和栅端，MN3的源端接D1的阳极，D1阴极接地；MN3栅端接MN4栅端，MN4源端接D2阳极，D2阴极接D3阳极，D3阴极接D4阳极，D4阴极接地；MN4的漏端分别接MP5、MN8的漏端；MN8的栅端分别接MP4、MN7的漏端，MN8的源端接R4、R5、R6的一端；R4的另一端分别接R3一端、MP6栅端、D9阳极；R5的另一端分别接R3一端、MP7栅端、BP3发射极；D9阴极接BP2发射极；R3另一端接BP1发射极；BP1、BP2、BP3基极、集电极接地；MP3漏端分别接MP6、MP7源端；MP6漏端接MN5漏端和栅端；MN5源端接地，MN5栅端接D5阳极，D5阴极接D6阳极，D6阴极接地；C1一端接MP6、MP7源端，另一端接地；MP7漏端接MN6漏端，MN6源端接地；MN6漏端分别接MN7栅端、D7阳极，R2一端；D7阴极接D8阳极，D8阴极接地；R2另一端接C2一端，C2另一端接MN7漏端。