[发明专利]编码器和解码器

说明书

公开了编码器和解码器。编码器包括处理电路，该处理电路被配置为：接收原始数据；将原始数据划分为多个原始q位字；从多个原始q位字组装包括N个原始q位字的数据包；标识从N个原始q位字的值中缺失的第一编码器值和第二编码器值；基于根据第一编码器值和第二编码器值从q位原始值至q位已编码值的一对一映射而将N个原始q位字编码，以生成N个已编码q位有效载荷字，N个已编码q位有效载荷字不含为全零的字并且不含为全一的字；生成表示第一编码器值和第二编码器值的密钥；以及传送密钥和N个已编码q位有效载荷字。

相关申请的交叉引用

本申请要求享有2021年5月6日在美国专利和商标局提交的第63/185,190号美国临时专利申请以及2021年7月29日在美国专利和商标局提交的第17/389,146号美国非临时专利申请的优先权和权益，在此通过引用的方式将其全部公开内容并入此文。

技术领域

本公开的实施例的方面涉及用于在通信链路中实施低开销转换编码的系统和方法。

背景技术

在电子数据通信中，诸如在串行数据链路中，发送器和接收器之间的通信可以使用时钟恢复或时钟数据恢复(CDR)处理而同步化。例如，接收器可以使用锁相环(PLL)从近似频率参考生成时钟，并且随后在数据流中使用CDR将所生成的信号与(在高信号电平和低信号电平之间的)转换进行相位对准。然而，如果数据游程长度(例如，连续1或0的序列)由于存在对于接收器不足以检测的转换量而超过特定长度，时钟信号的恢复会失败。

发明内容

根据本公开的一个实施例，一种编码器包括处理电路，该处理电路被配置为：接收原始数据；将原始数据划分成多个原始q位字；从多个原始q位字组装包括N个原始q位字的数据包；标识从N个原始q位字的值中缺失的第一编码器值D1和第二编码器值D2；基于根据第一编码器值D1和第二编码器值D2从q位原始值至q位已编码值的一对一映射而将N个原始q位字编码以生成N个已编码q位有效载荷字，N个已编码q位有效载荷字不含为全零的字并且不含为全一的字；生成表示第一编码器值D1和第二编码器值D2的密钥；以及传送密钥和N个已编码q位有效载荷字。

根据本公开的一个实施例，一种解码器包括处理电路，该处理电路被配置为：接收密钥和N个已编码q位有效载荷字；从密钥解码第一编码器值D1和第二编码器值D2；以及基于根据第一编码器值D1和第二编码器值D2从q位已编码值至q位原始值的一对一映射而将N个已编码q位有效载荷字解码，以生成N个已解码原始q位字。

附图说明

附图与说明书一起说明了本发明的示例实施例，并且与描述一起用于解释本发明的原理。

图1是发送器和接收器之间的串行链路的示意方框图，发送器包括根据本公开的实施例的编码器并且接收器包括根据本公开的实施例的解码器。

图2是使用单极性行码在数据链路上传送的二进制数据的描绘，其中将逻辑1值编码作为逻辑电平高(H)信号并且将逻辑0值编码作为逻辑电平低(L)信号。

图3是根据本公开的一个实施例的数据包的示意描绘。

图4是根据本公开的实施例的当在数据包中对数据编码时在六位字(q＝6)的示例情形中的最大游程长度的示意描绘。

图5是描绘了根据本公开的一个实施例的用于将原始数据编码以生成数据包的方法的流程图。

图6示出了根据本公开的一个实施例的基于编码器值以二进制表示法和十进制表示法将原始字的4位值映射至对应的已编码字。

图7是描绘了根据本公开的一个实施例的用于将已编码数据包解码的方法的流程图。

图8示出了根据本公开的一个实施例的基于编码器值将已编码字的4位值映射至对应的已解码字或原始字。

具体实施方式