[发明专利]面向通用SoC的JESD204B接口缓存结构及其数据传输方法

说明书

本发明公开了一种面向通用SoC的JESD204B接口缓存结构及其数据传输方法，该缓存结构包括AHB总线模块、JESD204B接口发送端、JESD204B接口接收端，JESD204B接口发送端通信连接于JESD204B接口接收端，JESD204B接口发送端包括发送端DMA模块、发送端数据转换模块、FIFO push模块、TX Buffer模块、De‑addressingFIFO pop模块、发送端数据传输模块；JESD204B接口接收端包括接收端DMA模块、接收端数据转换模块、FIFO pop模块、RX Buffer模块、addressing FIFO push模块、接收端数据传输模块。本发明通过DMA模块辅助JESD204B接口数据的存储和访问，并同时配合缓存结构进行降速和选取数据，对于JESD204B接口的高速数据，有效降低数据过载的冲击，提升数据处理速度，为面向通用SoC的JESD204B接口应用提供了一种可靠、可行且有效的数据缓存结构。

技术领域

本发明属于高速数据传输技术领域，具体涉及一种面向通用SoC的JESD204B接口缓存结构及其数据传输方法。

背景技术

JESD204B接口主要作为高速ADC(模数转换器)和DAC(数模转换器)的逻辑设备之间的数据接口，该接口遵从JESD204B协议标准。作为高速差分串行接口，JESD204B可实现高达12.5Gbps的数据传输速率，又因该接口在芯片尺寸、PCB布局布线、功耗方面相较于传统的CMOS、LVDS具有相当的优势，目前已经成为高速ADC和DAC事实上的标准数据接口。相应地，为对接高速ADC/DAC的芯片，常使用FPGA平台烧写JESD204B接口的硬件逻辑，目前相关技术较成熟。不同于FPGA平台对JESD204B接口读写的数据通常采用硬件并行流水处理的方法，在通用SoC(Systemon Chip，系统级芯片)平台上应用JESD204B接口时，为了保持足够的软件处理灵活性，对JESD204B接口读写的数据往往不会做过多的硬件处理，因此在通用SoC平台上集成JESD204B接口首先要应对的挑战是庞大的数据传输；另外，通用SoC平台还有内部互联结构和时钟域关系相对复杂的特点，多重因素导致目前面向通用SoC平台的JESD204B接口技术的不成熟，存在数据传输易过载、数据处理速度低的问题。

发明内容

为解决上述现有技术中存在的部分或全部技术问题，本发明提供了一种面向通用SoC的JESD204B接口缓存结构及其数据传输方法。

在本发明的一个方面，提供了一种面向通用SoC的JESD204B接口缓存结构，包括：AHB总线模块、通信连接于所述AHB总线模块的JESD204B接口发送端、通信连接于所述AHB总线模块的JESD204B接口接收端，所述JESD204B接口发送端通信连接于所述JESD204B接口接收端，其中：

所述JESD204B接口发送端包括发送端DMA模块、发送端数据转换模块、FIFO push模块、TX Buffer模块、De-addressingFIFO pop模块、发送端数据传输模块；所述JESD204B接口接收端包括接收端DMA模块、接收端数据转换模块、FIFO pop模块、RX Buffer模块、addressing FIFO push模块、接收端数据传输模块；

所述发送端DMA模块与所述AHB总线模块交互并内置有内部存储器，所述发送端数据转换模块与所述AHB总线模块交互，所述FIFO push模块通信连接于所述发送端数据转换模块，所述TX Buffer模块通信连接于所述FIFO push模块，所述De-addressingFIFO pop模块通信连接于所述TX Buffer模块和所述FIFO push模块并且与所述AHB总线模块交互，所述发送端数据传输模块通信连接于所述De-addressingFIFO pop模块；