[发明专利]集成电路封装件的形成方法

说明书

本发明的实施例提供了集成电路封装件的形成方法。该方法包括：在载体上形成第一绝缘层；在所述第一绝缘层上方形成第一再分布层(RDL)；在所述第一绝缘层和所述第一再分布层上方形成第二绝缘层；在所述第二绝缘层上方形成第二再分布层；将集成电路管芯的第一面附接到所述第二绝缘层；在所述集成电路管芯上方和周围形成第三绝缘层；在所述第三绝缘层中同时形成导电通孔和第三再分布层；以及去除所述载体以暴露所述第一绝缘层。

分案申请

本申请是2018年06月28日提交的标题为“集成电路封装件及其形成方法”、专利申请号为201810688666.9的分案申请。

技术领域

本发明实施例总体涉及半导体领域，更具体地，涉及集成电路封装件的形成方法。

背景技术

半导体器件用于诸如个人电脑、手机、数码相机和其他电子设备的各种电子应用中。通常通过在半导体衬底上方依次沉积绝缘或介电层、导电层和半导体材料层以及使用光刻图案化各个材料层以在各个材料层上形成电路组件和元件来制造半导体器件。通常，在单个半导体晶圆上制造数十或数百个的集成电路。通过沿着划线锯切集成电路来切割单独的管芯。之后，通常以多芯片模式或以其他的封装类型来单独地封装单个管芯。

由于各个电组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度的持续改进，半导体工业已经经历了快速增长。对于大部分而言，这种集成密度的改进来自于最小部件尺寸的连续减小(例如，将半导体工艺节点缩小至小于20nm节点)，这允许更多的组件集成到给定的区域。随着近来对小型化、更高的速度和更大的带宽以及更低功耗和延迟时间的的需求的增长，对于半导体管芯的更小且更具创造性的封装技术的需求也已增长。

随着半导体技术的进一步发展，已经出现了作为有效替代的堆叠半导体器件(例如，三维集成电路(3DIC))，以进一步减小半导体器件的物理尺寸。在堆叠半导体器件中，在不同的半导体晶圆上制造诸如逻辑电路、存储器电路、处理器电路等的有源电路。两个或多个半导体晶圆可以安装或堆叠在彼此的顶部上以进一步减小半导体器件的形状因数。叠层封装(POP)器件是一种类型的3DIC，其中，封装管芯并且之后将管芯与另一封装的管芯或多个管芯封装在一起。封装件上芯片(CoP)器件是另一种类型的3DIC，其中，封装管芯并且之后将管芯与另一管芯或多个管芯封装在一起。

发明内容

根据本发明的一些实施例，提供了一种形成集成电路封装件的方法，包括：将集成电路管芯的第一侧附接至载体；在所述集成电路管芯上方和周围形成密封剂；图案化所述密封剂以形成与所述集成电路管芯横向间隔开的第一开口以及在所述集成电路管芯上方的第二开口，所述第一开口延伸穿过所述密封剂，所述第二开口暴露所述集成电路管芯的第二侧，所述集成电路管芯的第一侧与所述集成电路管芯的第二侧相对；以及在所述第一开口和所述第二开口中同时沉积导电材料。

根据本发明的另一些实施例，还提供了一种形成集成电路封装件的方法，包括：将集成电路管芯的第一侧附接至载体，所述集成电路管芯的第二侧具有接触焊盘，所述集成电路管芯的第一侧与所述集成电路管芯的第二侧相对；在所述集成电路管芯上方和周围形成密封剂；以及在所述密封剂中同时形成导电通孔和第一再分布层(RDL)，所述导电通孔与所述集成电路管芯的侧壁横向间隔开，所述导电通孔的顶面位于所述密封剂的最上表面之下，所述第一再分布层位于所述集成电路管芯的第二侧上方，所述第一再分布层与所述接触焊盘电接触。

根据本发明的又一些实施例，还提供了一种集成电路封装件结构，包括：集成电路管芯；密封剂，沿着所述集成电路管芯的侧壁和最上表面延伸；导电通孔，位于所述密封剂中，所述导电通孔与所述集成电路管芯的侧壁间隔开；以及绝缘层，位于所述导电通孔上方，其中，所述导电通孔包括：第一部分，沿着所述绝缘层的底面延伸；以及第二部分，沿着所述绝缘层的侧壁延伸，所述第一部分的高度大于所述第二部分的宽度。

附图说明