[发明专利]半导体结构及半导体结构的制备方法、存储器

说明书

本公开实施例涉及一种半导体结构及半导体结构的制备方法、存储器，半导体结构包括：基底；在基底上阵列排布的多个半导体柱组，每个半导体柱组包括相互分立的多个半导体柱，且每个半导体柱具有沟道区以及位于沟道区相对两侧的源漏区；多条位线，每条位线在第一方向上延伸，且与沿第一方向排列的一行半导体柱组的各个半导体柱组中的多个半导体柱的底部源漏区电连接；以及多条字线，每条字线在第二方向延伸，且将沿第二方向排列的一列半导体柱组的各个半导体柱组中的每一沟道区对应的半导体柱侧面包围在内该半导体结构的每个半导体柱组可对应于一个晶体管，由于每个半导体柱组包括相互分立的多个半导体柱，有利于提高该晶体管中沟道的导通能力。

技术领域

本公开实施例涉及半导体技术领域，特别涉及一种半导体结构及半导体结构的制备方法、存储器。

背景技术

存储器是一种常见的半导体结构，随着半导体结构尺寸的连续缩小，使得芯片上可以并入更多数量的存储器，从而有助于产品容量的增加。在半导体结构内部有许多微小的导电结构单元，比如，栅极以及源漏极等，其中，栅极用于形成源极以及漏极之间的导电沟道，以控制源极以及漏极的导通。随着半导体结构尺寸的缩小，优化半导体结构中导电结构单元的性能变得越来越重要。

然而，目前的半导体结构中，存在沟道的导通能力不佳的问题。

发明内容

本公开实施例提供一种半导体结构及半导体结构的制备方法、存储器，至少有利于改善半导体结构中每一晶体管的沟道的导通能力。

本公开实施例提供一种半导体结构，包括：基底；在基底上阵列排布的多个半导体柱组，每个半导体柱组包括相互分立的多个半导体柱，且每个半导体柱具有沟道区以及位于沟道区相对两侧的源漏区；多条位线，每条位线在第一方向上延伸，且与沿第一方向排列的一行半导体柱组的各个半导体柱组中的多个半导体柱的底部源漏区电连接；以及多条字线，每条字线在第二方向延伸，且将沿第二方向排列的一列半导体柱组的各个半导体柱组中的每一沟道区对应的半导体柱侧面包围在内。

在一些实施例中，相邻的半导体柱组之间的间距大于每个半导体柱组中的相邻的半导体柱之间的间距。

在一些实施例中，在各个半导体柱组中，多个半导体柱的排布方式相同。

在一些实施例中，半导体柱的截面形状为矩形。

在一些实施例中，每个半导体柱组包括的半导体柱的数量为2～4。

在一些实施例中，在垂直于基底的方向上，半导体柱的高度为100nm～500nm。

在一些实施例中，还包括：栅介质层，栅介质层环绕沟道区对应的半导体柱侧面上，且位于沟道区和包围沟道区的字线之间。

在一些实施例中，还包括：多个电容结构，位于半导体柱组的多个半导体柱上，且与多个半导体柱组一一对应，每个电容结构与对应的半导体柱组中的多个半导体柱的顶部源漏区电连接。

在一些实施例中，半导体柱的材料为硅，位线的材料为金属硅化物。

相应地，本公开实施例还提供一种半导体结构的制备方法，包括：提供基底；在基底上形成阵列排布的多个半导体柱组，每个半导体柱组包括相互分立的多个半导体柱，且每个半导体柱具有沟道区以及位于沟道区相对两侧的源漏区；形成多条位线，每条位线在第一方向上延伸，且与沿第一方向排列的一行半导体柱组的各个半导体柱组中的多个半导体柱的底部源漏区电连接；形成多条字线，每条字线在第二方向延伸，且将沿第二方向排列的一列半导体柱组的各个半导体柱组中的每一沟道区对应的半导体柱侧面包围在内。

在一些实施例中，形成阵列排布的多个半导体柱组，包括：在基底上形成阵列排布的多个初始半导体柱；对多个初始半导体柱进行刻蚀，形成与多个初始半导体柱中的每个初始半导体柱对应的相互分立的多个半导体柱，以得到多个半导体柱组。