[发明专利]一种用于集成电路的可控硅静电防护器件

说明书

本发明公开了一种用于集成电路的可控硅静电防护器件，包括衬底以及设于衬底上的器件区，器件区包括相邻设置的N阱和P阱，N阱内设有第一N+注入区、第一P+注入区和第二P+注入区，P阱内设有第二N+注入区、第三N+注入区和第三P+注入区，器件区外还设有第一多晶硅和第二多晶硅，第一多晶硅与第一P+注入区、N阱、第二P+注入区构成PMOS管；第二多晶硅与第二N+注入区、P阱、第三N+注入区构成NMOS管；第一P+注入区、第一多晶硅、第二N+注入区通过金属导线相连并接入电学阳极；第二P+注入区、第二多晶硅、第三N+注入区通过金属导线相连并接入电学阴极；第一N+注入区与第三P+注入区通过金属导线相连。

技术领域

本发明涉及静电防护领域，特别涉及一种用于集成电路的可控硅静电防护器件。

背景技术

静电放电(ESD，Electro-static Discharge)是生活中很常见的一种自然现象，其本质就是静电荷在两个或多个不同带电物体之间的转移，因此物体带电是ESD现象发生的前提，不同类型的ESD现象会带来不同的后果，轻则使人产生触电的不适感，重则使航天器发生故障造成人员伤亡。

ESD现象发生的时间很短，所以通常不会对人产生很大的危害，但是在集成电路领域，由于半导体元器件以及芯片十分脆弱，ESD发生时又会产生极大的瞬态电流和瞬态电压，因此ESD会给集成电路领域带来很大的损失。尤其是随着半导体工艺阶段的不断推进以及集成电路规模的不断增大，ESD对集成电路带来的影响也越来越显著，ESD的高电压和大电流可能造成MOS(Metal-Oxide-Semiconductor)管栅氧击穿、器件热损毁、金属互连熔断失效等不可逆的集成电路失效，也可能导致闩锁效应、器件性能退化等影响芯片正常工作的情况发生，这些都说明集成电路的ESD防护设计已成为芯片设计中必不可少的研究重点。

ESD的防护设计需要由一系列ESD防护器件来实现，最常用的ESD防护器件有二极管、双极型晶体管(BJT，Bipolar Junction Transistor)、MOS管和可控硅(SCR，SiliconControlled Rectifier)，这些ESD防护器件各有利弊，需要根据实际情况的需要来合理选用。但通常情况下，ESD防护器件需要满足透明性、有效性和鲁棒性三个条件，即集成电路正常工作时防护器件应处于关闭状态，当ESD脉冲到来时要迅速开启以泄放ESD电流，防护器件本身也需要对ESD脉冲有一定的抵御能力。

上述的透明性、有效性和鲁棒性三个基本条件从电学特性上可以归结为ESD防护器件的触发电压要低于被防护器件的击穿电压，防护器件的维持电压要高于芯片的正常工作电压，为了安全起见，通常还要有10％-15％的安全余量，另外防护器件的二次失效电流要足够高。然而随着集成电路工艺制程的不断进步，器件尺寸的不断减小，这些条件的满足已经变得越来越苛刻，例如内部电路击穿电压的降低要求防护器件的触发电压也要减小，但是芯片工作电压的减小速度却没有那么大，使得留给ESD防护器件的设计窗口已经变得越来越狭窄。

在集成电路芯片的输入输出(I/O，input/output)管脚以及电源域的防护中，SCR是最常用的结构之一。相比于二极管和MOS管，SCR的单位面积鲁棒性最高，即达到相同的防护等级，SCR所占用的版图面积最小。但是SCR也存在一些不足之处，例如触发电压较高、维持电压较低等，使得传统的SCR结构无法对集成电路输入输出端MOS管的栅极氧化层保护不能起到很好的保护效果。

发明内容

为解决现有技术中存在的问题，本发明提供一种用于集成电路的可控硅静电防护器件。

一种用于集成电路的可控硅静电防护器件，包括衬底以及设于衬底上的器件区，所述器件区包括相邻设置的N阱和P阱，

所述N阱内设有第一N+注入区、第一P+注入区和第二P+注入区，

所述P阱内设有第二N+注入区、第三N+注入区和第三P+注入区，