[发明专利]半导体器件的制作方法以及半导体器件

说明书

本申请提供了一种半导体器件的制作方法以及半导体器件，该方法包括：提供键合结构，键合结构包括依次设置的半导体结构、键合界面、台阶区域以及层叠结构；去除部分的层叠结构，使得台阶区域的远离键合界面的部分表面裸露，剩余的层叠结构形成多个间隔的半导体部，半导体部包括依次设置的第一导电部、绝缘介质部以及第二导电部，且各第一导电部的远离台阶区域的部分表面裸露；在键合结构的裸露表面上形成介质层；形成多个第一导电结构以及多个第二导电结构，第一导电结构贯穿介质层且与第一预定表面一一对应接触，第二导电结构贯穿介质层且与第二导电部的远离绝缘介质部的表面一一对应接触。该方法有利于减小半导体结构尺寸。

技术领域

本申请涉及半导体领域，具体而言，涉及一种半导体器件的制作方法以及半导体器件。

背景技术

目前随着3D NAND X-stacking(X-堆叠)技术发展，存储层数不断增加，要求CMOS(ComplementaryMetal Oxide Semiconductor，互补金属氧化物半导体)wafer(晶圆)的尺寸要不断缩小。CMOS wafer面积逐渐成为制约Die Size(管芯尺寸)的关键因素。

在背景技术部分中公开的以上信息只是用来加强对本文所描述技术的背景技术的理解，因此，背景技术中可能包含某些信息，这些信息对于本领域技术人员来说并未形成在本国已知的现有技术。

发明内容

本申请实施例提供一种半导体器件的制作方法以及半导体器件，以至少部分解决现有技术中3D NAND CMOS wafer面积难以缩小的问题。

根据本申请实施例的一个方面，提供了一种半导体器件的制作方法，包括：提供键合结构，所述键合结构包括依次设置的半导体结构、键合界面、台阶区域以及层叠结构，所述层叠结构包括依次设置的第一导电层、绝缘介质层以及第二导电层；去除部分的所述层叠结构，使得所述台阶区域的远离所述键合界面的部分表面裸露，剩余的所述层叠结构形成多个间隔的半导体部，所述半导体部包括依次设置的第一导电部、绝缘介质部以及第二导电部，且各所述第一导电部的第一预定表面裸露，所述第一预定表面为所述第一导电部的远离所述台阶区域的部分表面；在所述键合结构的裸露表面上形成介质层；形成多个第一导电结构以及多个第二导电结构，所述第一导电结构贯穿所述介质层且与所述第一预定表面一一对应接触，所述第二导电结构贯穿所述介质层且与所述第二导电部的远离所述绝缘介质部的表面一一对应接触。

可选地，去除部分的所述层叠结构，使得所述台阶区域的远离所述键合界面的部分表面裸露，剩余的所述层叠结构形成多个间隔的半导体部，包括：刻蚀所述层叠结构，形成多个孔洞，所述孔洞使得部分的第二预定表面裸露，所述第二预定表面为所述台阶区域的远离所述键合界面的表面，剩余的所述第一导电层形成多个所述第一导电部，剩余的所述绝缘介质层形成多个预备绝缘介质部，剩余的所述第二导电层形成多个第二预备导电部；依次去除部分的各所述第二预备导电部以及部分的各所述预备绝缘介质部，使得对应的各所述第一预定表面裸露，剩余的所述预备绝缘介质部形成所述绝缘介质部，剩余的所述第二预备导电部形成所述第二导电部。

可选地，刻蚀所述层叠结构，形成多个贯穿至所述台阶区域的远离所述键合界面的表面的孔洞，包括：在所述层叠结构的裸露表面上形成第一掩膜层；以所述第一掩膜层为掩膜，刻蚀所述层叠结构，以形成多个所述孔洞；去除所述第一掩膜层。

可选地，依次去除部分的各所述预备绝缘介质部以及部分的各所述第二预备导电部，使得对应的所述第一预定表面裸露，包括：在形成有所述孔洞的所述键合结构的裸露表面上形成牺牲层，所述牺牲层填充各所述孔洞；在所述牺牲层的裸露表面上形成第二掩膜层；以所述第二掩膜层为掩膜，刻蚀所述牺牲层以及所述层叠结构，以使得各所述预备绝缘介质部的远离所述第一导电部的部分表面裸露，剩余的各所述第二预备导电部形成各所述第二导电部；去除部分的各所述预备绝缘介质部，使得各所述第一预定表面裸露，剩余的各所述预备绝缘介质部形成所述绝缘介质部；去除剩余的所述牺牲层。