[发明专利]一种基于低介电常数介质的SiCVDMOSFET器件

说明书

本发明公开了一种基于低介电常数介质的SiCVDMOSFET器件，包括从下到上依次设置的N型衬底、N型外延层、CS层、JFET2区、JFET1区、基于低介电常数介质的台阶栅、多晶硅层、隔离氧化层、金属电极层；本发明通过采用低介电常数介质降低器件的栅漏电容和栅源电容，提升器件的开关速度；同时，利用P+Shielding区的屏蔽作用，降低了器件正向阻断时的介质层内部电场，提高了器件的可靠性，在保证器件栅极可靠与较低比导通电阻的前提下，进一步降低了器件的栅漏电容与栅源电容，使器件的开关频率进一步提高。

技术领域

本发明涉及功率半导体器件技术领域，具体涉及一种基于低介电常数介质的SiCVDMOSFET器件。

背景技术

宽禁带半导体材料SiC作为第三代半导体中的典型材料，由于其相对于传统Si材料，具有更高的临界击穿电场强度，更高的载流子饱和漂移速率，更高的热导率、更好的抗辐照特性。因此，是大功率、高压、高温和抗辐射电子器件的理想材料。

MOSFET是SiC功率器件中最具潜力的器件。SiC材料由于其优秀的导热和宽禁带特性，可极大地提高VDMOSFET的击穿电压同时保证较小的比导通电阻。对于SiC材料而言，VDMOSFET较UMOSFET器件对材料缺陷的容忍度更高，在现有的SiC晶圆制作水平下，SiC材料的VDMOSFET具有较高的研究价值。

随着电力电子事业的不断发展，功率SiCVDMOSEFT的性能要求越来越高，进一步提高器件开关频率，减小器件开关损耗成为了众多器件设计者的目标。基于这一目标，有学者提出了BG-VDMOSFET(Buffered Gate VDMOSFET)结构，该结构采用一个延伸的P+Shielding区域减小了器件的密勒电容，提升了开关频率，同时降低了器件栅介质层中的最大电场，提升了器件的可靠性。TCOX-VDMOSFET(Thick Central Oxide GateVDMOSFET)结构在BG-VDMOSFET的基础上采用台阶栅极，在几乎相同的比导通电阻下，进一步地降低了器件的密勒电容，提升了器件的开关速度。

发明内容

针对现有技术中的上述不足，本发明提供了一种基于低介电常数介质的SiCVDMOSFET器件，通过低介电常数介质构建台阶栅，形成SiCVDMOSFET器件，从而降低SiCVDMOSFET的栅漏电容和栅源电容，提高SiCVDMOSFET的开关频率；降低栅介质层中的最大电场，提升器件的可靠性。

为了达到上述发明目的，本发明采用的技术方案为：

一种基于低介电常数介质的SiCVDMOSFET器件，包括：

包括从下到上依次设置：外接金属电极层、N型衬底、N型外延层、CS层、JFET2区、JFET1区、基于低介电常数介质的台阶栅、多晶硅层、隔离氧化层、金属电极层；

其中，JFET2区的左右两端对称设置有第一P+Shielding区、第二P+Shielding区，所述第一P+Shielding区远离JFET2区的一端与第一P+接触区的底面和侧面均接触；第二P+Shielding区远离JFET2区的一端与第二P+接触区的底面和侧面均接触；

JFET1区的左右两端对称设置第一P沟道区、第二P沟道区；

第一P沟道区远离JFET1区的一端与第一N+源区的一端接触；第二P沟道区远离JFET1区的一端与第二N+源区的一端接触；第一N+源区的另一端与第一P+接触区的侧面接触；第二N+源区的另一端与第二P+接触区侧面接触；

其中，金属电极层作为SiCVDMOSFET器件的源极；

外接金属电极作为SiCVDMOSFET器件的漏极；

多晶硅层作为SiCVDMOSFET器件的栅极。

优选地，基于低介电常数介质的台阶栅，包括：低介电常数介质层、第一栅氧化层与第二栅氧化层；