[发明专利]一种基于低介电常数介质的SiCVDMOSFET器件

权利要求书

1.一种基于低介电常数介质的SiC VDMOSFET器件，其特征在于，包括从下到上依次设置：外接金属电极层(20)、N型衬底(14)、N型外延层(13)、CS层(12)、JFET2区(11)、JFET1区(10)、基于低介电常数介质的台阶栅、多晶硅层(3)、隔离氧化层(2)、金属电极层(1)；

其中，JFET2区(11)的左右两端对称设置有第一P+Shielding区(9)、第二P+Shielding区(15)，所述第一P+Shielding区(9)远离JFET2区(11)的一端与第一P+接触区(6)的底面和侧面均接触；第二P+Shielding区(15)远离JFET2区(11)的一端与第二P+接触区(18)的底面和侧面均接触；

JFET1区(10)的左右两端对称设置第一P沟道区(8)、第二P沟道区(17)；

第一P沟道区(8)远离JFET1区(10)的一端与第一N+源区(7)的一端接触；第二P沟道区(17)远离JFET1区(10)的一端与第二N+源区(16)的一端接触；第一N+源区(7)的另一端与第一P+接触区(6)的侧面接触；第二N+源区(16)的另一端与第二P+接触区(18)侧面接触；

其中，金属电极层(1)作为SiC VDMOSFET器件的源极；

外接金属电极层(20)作为SiC VDMOSFET器件的漏极；

多晶硅层(3)作为SiC VDMOSFET器件的栅极；基于低介电常数介质的台阶栅，包括：低介电常数介质层(4)、第一栅氧化层(5)与第二栅氧化层(19)；

其中，第一栅氧化层(5)的下表面分别与JFET1区(10)、第二N+源区(16)、第二P沟道区(17)的上表面接触；

第二栅氧化层(19)的下表面分别与第一N+源区(7)、第一P沟道区(8)、JFET1区(10)的上表面接触；

第一栅氧化层(5)、第二栅氧化层(19)、低介电常数介质层(4)的上表面均与多晶硅层(3)的下表面接触；

低介电常数介质层(4)作为厚栅，第二栅氧化层(19)与第一栅氧化层(5)作为薄栅，第二栅氧化层(19)与第一栅氧化层(5)对称设置在低介电常数介质层(4)的左右两侧，构成基于低介电常数介质的台阶栅。

2.根据权利要求1所述的基于低介电常数介质的SiC VDMOSFET器件，其特征在于，低介电常数介质层(4)深入多晶硅层(3)内部，其中，低介电常数介质层(4)厚度为0.5μm，宽度为1μm，相对介电常数范围1～3.9。

3.根据权利要求1所述的基于低介电常数介质的SiC VDMOSFET器件，其特征在于，第一P+Shielding区(9)、第二P+Shielding区(15)厚度均为0.5μm，宽度均为3.6μm，掺杂浓度均为2e18cm^-3。

4.根据权利要求1所述的基于低介电常数介质的SiC VDMOSFET器件，其特征在于，JFET1区(10)的厚度为0.3μm，宽度为1μm，其掺杂浓度为2e17cm^-3。

5.根据权利要求1所述的基于低介电常数介质的SiC VDMOSFET器件，其特征在于，JFET2区(11)厚度为0.5μm，宽度为0.4μm，掺杂浓度为1e17cm^-3。

6.根据权利要求1所述的基于低介电常数介质的SiC VDMOSFET器件，其特征在于，CS层(12)厚度为0.2μm，掺杂浓度为6e16cm^-3。

7.根据权利要求1所述的基于低介电常数介质的SiC VDMOSFET器件，其特征在于，

第一P沟道区(8)、第二P沟道区(17)的厚度均为0.3μm，宽度均为0.5μm，掺杂浓度均为1.3e17cm^-3。

8.根据权利要求1所述的基于低介电常数介质的SiC VDMOSFET器件，其特征在于，第一栅氧化层(5)厚度为50nm。