[发明专利]一种自动校准AD9361板卡的方法、装置、设备及存储介质

权利要求书

1.一种自动校准AD9361板卡的方法，其特征在于，适用于通信连接AD9361板卡的计算机设备执行，包括：

配置AD9361模块中的内部寄存器0x3F4的值为0x09，使所述AD9361模块内建产生伪随机二进制序列，并利用接收通道向现场可编程逻辑门阵列FPGA模块的输入端口传送所述伪随机二进制序列，其中，所述AD9361模块和所述FPGA模块分别布置在所述AD9361板卡上并通信相连；

遍历各个第一延迟数组：先将所述AD9361模块中的内部寄存器0x006的值配置为第一数值和/或将所述输入端口中的输入延迟单元的延迟值配置为第二数值，然后读取由所述FPGA模块记录的且基于所述伪随机二进制序列的第一校验结果，若所述第一校验结果指示校验正确，则将包含有所述第一数值和/或所述第二数值的第一延迟数组作为第一可用延迟数组；

从遍历所得的多个第一可用延迟数组中确定出第一最佳可用延迟数组，其中，所述第一最佳可用延迟数组位于所述多个第一可用延迟数组中的中心位置；

根据所述第一最佳可用延迟数组配置所述内部寄存器0x006的值和/或所述输入延迟单元的延迟值。

2.如权利要求1所述的方法，其特征在于，在配置AD9361模块中的内部寄存器0x3F4的值为0x09之前或同时，所述方法还包括：

将所述FPGA模块中的第一外设寄存器的值配置为第一指示值，以便通过所述第一指示值向所述FPGA模块的逻辑程序指示对由所述输入端口输入的数据进行隐藏处理，不提供给用户接口，直到在根据所述第一最佳可用延迟数组配置所述寄存器0x006的值和/或所述输入延迟单元的延迟值之后进行恢复。

3.如权利要求1所述的方法，其特征在于，先将所述AD9361模块中的内部寄存器0x006的值配置为第一数值和/或将所述输入端口中的输入延迟单元的延迟值配置为第二数值，然后读取由所述FPGA模块记录的且基于所述伪随机二进制序列的第一校验结果，若所述第一校验结果指示校验正确，则将包含有所述第一数值和/或所述第二数值的第一延迟数组作为第一可用延迟数组，包括：

将所述AD9361模块中的内部寄存器0x006的值配置为第一数值；

将所述FPGA模块中的第二外设寄存器的值配置为第二数值，以便使所述第二数值作为所述输入端口中的输入延迟单元的延迟值；

将所述FPGA模块中的第三外设寄存器的值从无效状态值配置为有效状态值，以便触发所述FPGA模块的逻辑程序读取所述第二外设寄存器的值，使所述第二数值载入到基于所述伪随机二进制序列的逻辑程序校验过程中；

在等待第一时长后，读取所述FPGA模块中的第四外设寄存器的值，以便得到由所述FPGA模块记录的且基于所述伪随机二进制序列的第一校验结果，其中，所述第一时长不小于微秒，表示所述AD9361模块的采样率且单位为MHz，表示预设的验证数据目标数；

判断所述第四外设寄存器的值是否为用于指示校验正确的状态值；

若是，则记录所述第一数值和所述第二数值，以便将包含有所述第一数值和所述第二数值的第一延迟数组作为第一可用延迟数组。

4.如权利要求1所述的方法，其特征在于，在根据所述第一最佳可用延迟数组配置所述内部寄存器0x006的值和/或所述输入延迟单元的延迟值之后，所述方法还包括：

配置所述AD9361模块中的内部寄存器0x3F5的值为0x81，使所述AD9361模块将发射通道中的数字信号回环至所述接收通道，以便利用所述接收通道向所述FPGA模块的输入端口传送所述数字信号，其中，所述数字信号为由所述FPGA模块的输出端口传出的且仿照所述伪随机二进制序列产生的新序列；

遍历各个第二延迟数组：先将所述AD9361模块中的内部寄存器0x007的值配置为第三数值和/或将所述输出端口中的输出延迟单元的延迟值配置为第四数值，然后读取由所述FPGA模块记录的且基于所述数字信号的第二校验结果，若所述第二校验结果指示校验正确，则将包含有所述第三数值和/或所述第四数值的第二延迟数组作为第二可用延迟数组；

从遍历所得的多个第二可用延迟数组中确定出第二最佳可用延迟数组，其中，所述第二最佳可用延迟数组位于所述多个第二可用延迟数组中的中心位置；

根据所述第二最佳可用延迟数组配置所述内部寄存器0x007的值和/或所述输出延迟单元的延迟值。