[发明专利]一种CMOS射频接收机的前端电路

说明书

本发明属于射频集成电路领域，具体涉及一种CMOS射频接收机的前端电路，包括：第一无源混频器、第二无源混频器、第一跨阻放大器、第二跨阻放大器。输入的射频信号由端口Vsubgt;RF+/subgt;和Vsubgt;RF‑/subgt;双端输入，第一路信号经过第一无源混频器的输入端与输入本振信号LO0/2相乘，得到一个中频的基带差分电流信号，基带差分电流信号经过第一跨阻放大器得到I路的基带电压输出信号Vsubgt;BDI/subgt;。类似地，第二无源混频器、第二跨阻放大器在差分本振信号LO1/3驱动下，得到Q路的基带电压信号Vsubgt;BDQ/subgt;。该CMOS集成接收机前端实现了200MHz的基带带宽，且具有60dB/dec的高带外衰减度。

技术领域

本发明属于射频集成电路领域，具体涉及一种CMOS射频接收机的前端电路。

背景技术

第五代(5G)无线通信以显著提高的数据速率为特色，正在全球范围内持续推进。5G在28GHz和低于6GHz的频率下并行存在。要支持高数据率，最直接的方法是增加射频信道带宽(BW)，例如，为sub-6GHz频段分配覆盖100-200MHz的基带范围。同时，为了限制芯片的成本或面积的增加，去除分立的saw滤波器不可避免的给基带(BB)滤波带来了沉重的负担。在这种情况下，抗阻塞干扰能力通常与5G应用的大带宽需求具有相同的重要性。因而，对于5G应用的射频接收机前端电路而言，大带宽、抗阻塞干扰便成为最有挑战性的设计指标。此外，噪声、增益等性能指标也能达到适当水平，满足应用需求。

参见授权公告号为CN110557130B的发明专利，其公开了一种带外线性度增强的电流模结构的接收机前端电路，其典型结构包含了低噪声跨导放大器，无源混频器、跨阻放大器以及本振产生电路等。该篇专利文献中所述的技术方案，为了带宽通信的目的，文献的低噪声跨导放大器使用了共栅输入结构来获得阻抗匹配。同时为了降低芯片面积，将匹配电感放置于片外。该技术方案处理弊端在于无法实现芯片集成化；另外，共栅极输入存在着跨导低的特点，电路实现低噪声也难以保证。更为重要的是，其基带带宽仅仅17.2MHz，达不到5G通信的高速率要求；而且带外线性度OOB-IP3仅有7.6dBm(△f/BW＝5.8)。

在参见如下文献，【B Guo,J Gong,Y Wang,J Wu，A 0.2–3.3GHz 2.4dB NF 45dBgain CMOS current-mode receiver front-end，Modern Physics Letters B 34(22),2050226 2020】；该文献中给出了一款电流模射频接收机前端电路，其创新之处在于引入了一种噪声消除结构的低噪声跨导放大器。主路径结合辅助路径，使得其提供的跨导高达80ms，有效压制了混频器、基带等后级电路的噪声贡献。并且该结构为了获得带宽匹配，也需要片外的π型匹配网络来拓展电路的带宽；这明显不符合低成本的芯片应用需求。更为重要的是，该文献中的基带带宽只有13MHz；OOB-IP3更差，仅有4～6dBm(△f/BW＝7.7)。

基于上述现有技术可知，以往技术报道都具有带宽狭窄的特点，并不能满足上百兆赫兹基带带宽的需求，来满足5G的高速通信。在抗阻塞干扰上，5G的高速通信对于临近OOB-IP3的高要求(△f/BW＝3)，也使得以往的技术不能胜任；这些局限性都亟待新的解决方案提出。

发明内容

本发明拟提供一种CMOS射频接收机的前端电路，拟解决背景技术中提到的现有技术中在抗阻塞干扰上，5G的高速通信对于临近OOB-IP3的高要求(△f/BW＝3)，以往技术不能胜任的技术问题。

为解决上述技术问题，本发明采用的技术方案如下：

一种CMOS射频接收机的前端电路，包括：第一无源混频器、第二无源混频器、第一跨阻放大器以及第二跨阻放大器；