[发明专利]一种基于存储器低功耗开关引脚的良率测试电路及方法

权利要求书

1.一种基于存储器低功耗开关引脚的良率测试电路，其特征在于，该测试电路包括DFT模式控制模块、MBIST控制模块、系统电路模块和控制引脚连接模块，所述DFT模式控制模块、MBIST控制模块、系统电路模块通过所述控制引脚连接模块对应连接存储器的相应引脚；

所述DFT模式控制模块，用于控制并设定LPD引脚的值并提供测试模式和系统模式的模式之间的切换信号ALL_TEST；

所述MBIST控制模块，用于控制并提供使能信号CEB/WEB/REB，并将测试模式切换至MBIST模式；所述测试模式包括MBIST模式；

所述系统电路模块，用于控制并提供使能信号CEB/WEB/REB和LPD引脚的值；

所述控制引脚连接模块，用于根据DFT模式控制模块、MBIST控制模块、系统电路模块生成的测试模式，插入测试回路，控制存储器相应引脚的连接及测试。

2.根据权利要求1所述的一种基于存储器低功耗开关引脚的良率测试电路，其特征在于，所述控制引脚连接模块包括或门OR1、第一选择器MUX A、第二选择器MUX B和第三选择器MUX C；

所述或门OR1的A输入端连接DFT模式控制模块的输出端LPD引脚，B输入端连接MBIST控制模块的存储器控制信号，Z输出端连接第二选择器MUX B的B2输入端；

所述第一选择器MUX A的A1输入端连接系统电路模块的低功耗引脚LPD，A2输入端连接DFT模式控制模块的输出端LPD引脚，所述第一选择器MUX A的S选择使能端连接模式切换信号ALL_TEST，所述第一选择器MUX A的Z输出端连接存储器的低功耗引脚LPD；

所述第二选择器MUX B的B1输入端连接系统电路模块的存储器控制信号，B2输入端连接或门OR1的Z输出端，所述第二选择器MUX B的Z输出端连接存储器的使能信号引脚；

所述第三选择器MUX C的C1输入端连接系统模式的时钟信号，C2输入端连接MBIST模式的时钟信号，所述第三选择器MUX C的S选择使能端连接MBIST控制模块的MBIST模式控制信号，所述第三选择器MUX C的Z输出端连接存储器的脉冲端口。

3.根据权利要求2所述的一种基于存储器低功耗开关引脚的良率测试电路，其特征在于，所述控制引脚连接模块还包括第一D触发器和第二D触发器，所述第一D触发器连接所述第一选择器MUX A的A1输入端，所述第二D触发器连接所述第二选择器MUX B的B1输入端。

4.根据权利要求3所述的一种基于存储器低功耗开关引脚的良率测试电路，其特征在于，所述第一D触发器和第二D触发器均为扫描化的D触发器。

5.根据权利要求4所述的一种基于存储器低功耗开关引脚的良率测试电路，其特征在于，所述控制引脚连接模块在插入测试回路时，需要将该扫描化的第一D触发器和第二D触发器链接到扫描链上；所述第一D触发器和第二D触发器分别在所述第一选择器MUX A的A1输入端和所述第二选择器MUX B的B1输入端。

6.根据权利要求1所述的一种基于存储器低功耗开关引脚的良率测试电路，其特征在于，该测试电路采用ALL0、ALL1算法去做固定故障“0”(SA0)的测试。

7.根据权利要求6所述的一种基于存储器低功耗开关引脚的良率测试电路，其特征在于，该测试电路适应于存储器SRAM、存储器ROM的低功耗引脚LPD存在固定故障“0”(SA0)的测试。