[发明专利]用于派发加载/存储指令的微处理器和方法

说明书

本发明介绍一种用于派发加载/存储指令的微处理器和方法。微处理器包含解码/发射单元、加载/存储队列、记分板以及加载/存储单元。记分板包含多个记分板条目，其中每一记分板条目包含一个未定位值和一个计数值，并且在发出指令时设置未定位值或计数值。解码/发射单元检查来自记分板的WAR、WAW以及RAW数据相依性，用所记录的记分板值将加载/存储指令分派到加载/存储队列。加载/存储队列用以解决数据相依性，且将加载/存储指令分派到加载/存储单元以供执行。

技术领域

本发明涉及一种微处理器，尤其涉及一种能够投机地发出加载/存储指令的方法和微处理器。

背景技术

超纯量(Superscalar)微处理器通过每频率周期执行多个指令且通过指令的乱序执行而实现高性能。指令必须有序回写到寄存器组，以避免诸如分支误预测、中断以及精确例外事件等控制危障(control hazard)。例如重新排序缓冲器、寄存器重命名等临时存储装置可用于暂存结果数据，直到可将之依序退役到寄存器组为止。此外，亦需要存储装置将来源操作数数据保持在执行队列中，直到指令可由功能单元执行为止。这些存储装置通常为架构寄存器组的大小的数倍大，且这些存储装置的读取/写入消耗很多的电力。

以性能来看，管线(pipeline)架构的微处理器中以加载和存储指令对性能影响最大，也最难优化。具有确定延迟和吞吐时间的指令可以安排在特定未来时间执行。然而，加载/存储指令可能因为TLB未命中、快取未命中或冲突等原因而无法事先知道知道其延迟时间。对于加载指令，加载数据可在下一周期或许多周期后返回，且提早写回加载数据会违反数据相依性，例如写后写(write-after-write；WAW)数据相依性和读后写(write-after-read；WAR)数据相依性。对于存储指令，存储数据会在下一周期或许多周期后从寄存器组读取，且提早读取存储数据会违反数据相依性，例如写后读(read-after-write；RAW)数据相依性。当加载/存储指令具有数据相依性时，加载/存储指令会暂停在解码/发射单元中，直到数据相依性被解开为止。在解码/发射单元中暂停加载/存储指令可能会降低微处理器的性能。

发明内容

本发明描述一个以纪录寄存器组的个别寄存器使用状况的记分板来投机地发出加载/存储指令的微处理器和方法。

本发明的微处理器包含一个记录指令延迟和读取时间的记分板用以追踪所有具有确定延迟和读取时间的指令。微处理器将指令连同从寄存器组的多个读取端口读取数据的默认读取时间，以及将数据写入到寄存器组的多个写入端口派的预设写入时间一起派发到执行队列。有未定(unknown)延迟时间的加载指令可以被派发、执行并且运用专用写入端口回写到寄存器组。可能有未定读取时间的存储指令，可以被派发，且运用专用读取端口从寄存器组读取数据。如果存在WAW数据相依性、WAR数据相依性或RAW数据相依性，那么记分板检查数据相依性且在解码/发射单元中暂停加载及存储指令。在解码/派发阶段中被暂停的加载/存储指令会阻止指令流前进。在本发明的实施例中，加载/存储指令分派到加载/存储执行队列，并在其中监视读取和写入端口以便清除数据相依性状态。而记分板的内容会被复制到加载/存储执行队列，从而允许指令流中的后续指令向前移动。后续指令只要不具有对加载/存储指令的数据相依性即可被派发且执行，因此改进微处理器性能。加载/存储指令在加载/存储执行队列中等待数据相依性解开，且一旦数据相依性解开，则将之分派到加载/存储执行单元。在另一实施例中，加载/存储指令包含向量加载/存储指令，其中每一向量指令可具有多个微操作，且每一微操作可独立地解开其自身数据相依性，以便分派到加载/存储单元以供执行。其记分板内的未定栏位(unknown field)有多个位。多位的未定栏位得以将多个加载/存储指令分派到执行队列。