[发明专利]用于派发加载/存储指令的微处理器和方法

权利要求书

1.一种微处理器，包括：

寄存器组，包括多个寄存器；

记分板，包括多个记分板条目，其中每一记分板条目对应于所述寄存器中的一个且包括与所述对应寄存器相关的记分板信息，其中对应于第一寄存器的第一记分板条目包含的记分板信息与已派发且安排好存取所述第一寄存器的第一指令相关；

解码/发射单元，发出第二指令，所述第二指令存取已经安排所述第一指令存取的所述第一寄存器，其中所述第一记分板条目的所述记分板信息会附在所述第二指令上；

加载/存储队列，从所述解码/发射单元接收所述第二指令和所述第一寄存器的所述记分板信息，且基于所述第一寄存器的所述记分板信息解除数据相依性；以及

加载/存储单元，接收并执行从所述加载/存储队列发出的所述第二指令。

2.根据权利要求1所述的微处理器，其中所述解码/发射单元进一步配置成在所述第二指令发出到所述加载/存储单元之后递增一未定值，此未定值存储在对应于所述第一寄存器的所述第一记分板条目内，是所述记分板信息的一部分。

3.根据权利要求2所述的微处理器，其中所述第一记分板条目的所述未定值包含未定写入值和未定读取值，其中当所述第二指令为回写到所述第一寄存器的加载指令时递增所述未定写入值，且当所述第二指令为读取所述寄存器的存储指令时递增所述未定读取值。

4.根据权利要求2所述的微处理器，其中所述第一指令包含在所述第二指令之前派发的多个第一指令，且所述解码/发射单元进一步配置成只要所述第一记分板条目的所述未定值大于预定未定值就暂停所述第二指令的派发。

5.根据权利要求1所述的微处理器，其中连接到所述第二指令的所述记分板信息包含表示所述第一指令具有用于存取所述第一寄存器的未定访问时间的未定值，以及

所述加载/存储队列将连接到所述第二指令的所述记分板信息的所述未定值作为未定计数记录在对应于所述第二指令的加载/存储队列的队列条目中，在检测到回写到所述寄存器的操作或读取所述寄存器的操作时将所述未定计数递减一，且在所述未定计数达到0时将所述第二指令分派到所述加载/存储单元。

6.根据权利要求5所述的微处理器，其中所述记分板包含第一记分板和第二记分板，且所述记分板信息包含来自所述第一记分板的第一未定值和来自所述第二记分板的第二未定值，

其中所述队列条目的所述未定计数包含未定载入计数和未定存储计数，当所述第二指令为加载指令时，所述加载/存储队列将所述记分板信息的所述第一未定值及所述第二未定值分别记录为所述未定加载计数和所述未定存储计数，以及

其中当所述第二指令为存储指令时，所述加载/存储队列将所述第一未定值记录为所述未定加载计数。

7.根据权利要求5所述的微处理器，其中通过监视回写总线检测对所述第一寄存器的回写操作，且通过监视读取总线检测所述读取操作。

8.根据权利要求5所述的微处理器，其中功能单元提供一个回写信号，以表示所述回写到所述寄存器的操作，和一个读取信号，以表示所述读取所述寄存器的操作。

9.根据权利要求1所述的微处理器，其中所述第一指令具有确定访问时间，与所述第二指令连接的所述记分板信息还包含表示所述第一指令存取所述第一寄存器的频率周期数的计数值，以及

所述加载/存储队列基于所述计数值设置对应于所述第二指令的所述加载/存储队列的队列条目中的前置计数值，针对每一频率周期将所述前置计数值递减一，且根据所述前置计数值将所述第二指令分派到所述加载/存储单元。

10.根据权利要求9所述的微处理器，其中所述第二指令为加载指令，

所述加载/存储队列基于所述第一指令回写所述寄存器的写入时间、所述第一指令从所述寄存器读取的读取时间、或所述加载指令的最小延迟时间而设置对应于所述第二指令的所述加载/存储队列的队列条目中的所述前置计数值，且在所述前置计数值达到0时将所述第二指令分派到所述加载/存储单元。