[发明专利]芯片的时钟设计方法、芯片、装置及相关设备

说明书

本申请实施例提供一种芯片的时钟设计方法、芯片、装置及相关设备，其中方法包括：设计为芯片的多个功能模块提供时钟的第一时钟生成逻辑，所述第一时钟生成逻辑被配置为根据所述多个功能模块使用的时钟频率，生成同相不同频率的多个功能时钟；以及设计所述多个功能时钟与所述多个功能模块的对应关系，一个功能时钟对应使用该功能时钟的频率的至少一个功能模块。本申请实施例能够减少芯片中异步时钟的数量，降低异步时钟对于芯片的性能、功耗和面积带来的负面影响。进一步的，本申请实施例还可保障信号的时序约束正确性，以及实现跨时钟信号处理的优化。

技术领域

本申请实施例涉及处理器技术领域，具体涉及一种芯片的时钟设计方法、芯片、装置及相关设备。

背景技术

随着集成电路的发展和工艺的提升，芯片的集成度在不断地提升，大规模芯片设计已成为主流。大规模芯片上需要集成多个功能模块并实现功能模块之间的通信，而时钟信号(简称时钟)作为功能模块工作的基础，如何在芯片设计时为芯片中的功能模块设计时钟，成为了本领域技术人员亟需解决的技术问题。

发明内容

有鉴于此，本申请实施例提供一种芯片的时钟设计方法、芯片、装置及相关设备，以减少芯片中异步时钟的数量，降低异步时钟对于芯片的性能、功耗和面积带来的负面影响，并为保障异步信号的时序约束正确性提供基础。

为实现上述目的，本申请实施例提供如下技术方案。

第一方面，本申请实施例提供一种芯片的时钟设计方法，包括：

设计为芯片的多个功能模块提供时钟的第一时钟生成逻辑，所述第一时钟生成逻辑被配置为根据所述多个功能模块使用的时钟频率，生成同相不同频率的多个功能时钟；

以及设计所述多个功能时钟与所述多个功能模块的对应关系，一个功能时钟对应使用该功能时钟的频率的至少一个功能模块。

第二方面，本申请实施例提供一种芯片，包括：多个功能模块，以及第一时钟生成逻辑；

所述第一时钟生成逻辑，用于根据所述多个功能模块使用的时钟频率，生成同相不同频率的多个功能时钟；以及将功能时钟提供给对应的功能模块，其中，一个功能时钟对应使用该功能时钟的频率的至少一个功能模块。

第三方面，本申请实施例提供一种时钟设计装置，包括：

时钟生成逻辑设计单元，用于设计为芯片的多个功能模块提供时钟的第一时钟生成逻辑，所述第一时钟生成逻辑被配置为根据所述多个功能模块使用的时钟频率，生成同相不同频率的多个功能时钟；

关系设计单元，用于设计所述多个功能时钟与所述多个功能模块的对应关系，一个功能时钟对应使用该功能时钟的频率的至少一个功能模块。

第四方面，本申请实施例提供一种计算机设备，包括至少一个存储器和至少一个处理器，所述至少一个存储器存储一条或多条计算机可执行指令，所述至少一个处理器调用所述一条或多条计算机可执行指令，以执行如上述第一方面所述的芯片的时钟设计方法。

第五方面，本申请实施例提供一种存储介质，所述存储介质存储一条或多条计算机可执行指令，所述一条或多条计算机可执行指令被执行时实现如上述第一方面所述的芯片的时钟设计方法。

第六方面，本申请实施例提供一种电子设备，包括如上述第二方面所述的芯片。