[发明专利]半导体装置及连续读出方法

说明书

本发明提供一种半导体装置及抑制由预充电时间增加引起的预充电电压的变动的连续读出方法。本发明的NAND型闪速存储器的连续读出方法包括以下步骤：向与位线连接的晶体管(BLCLAMP)的栅极施加第一电压(VCLMP1+Vth)，经由晶体管(BLCLAMP)向位线供给电压而开始位线的预充电；以及在施加第一电压引起的预充电时间经过了一定时间时，向晶体管(BLCLAMP)的栅极施加比第一电压低的第二电压(VCLMP1+Vth‑α)。

技术领域

本发明涉及一种半导体装置及连续读出方法，尤其涉及与非(NAND)型闪速存储器的读出方法。

背景技术

在NAND型闪速存储器中，搭载有响应来自外部命令而连续地读出多页的连续读出功能(突发读出功能(burst read function))。页缓冲器(page buffer)/读出电路例如包括两个锁存器，在进行连续读出动作时，在其中一个锁存器中保持自阵列读出的数据期间，能够输出另一个锁存器中所保持的数据。日本专利6744950号公开了一种实现连续读出的进一步高速化的连续读出方法。

发明内容

在图1中示出搭载了在芯片上(on chip)的错误检测纠正(Error Checking andCorrection，ECC)功能的NAND型闪速存储器的概略结构。闪速存储器包括：包含NAND串(string)的存储单元阵列(memory cell array)10、页缓冲器/读出电路20、数据传送电路30、数据传送电路32、错误检测纠正电路(以下称为ECC电路)40、以及输入输出电路50。页缓冲器/读出电路20包括保持读出数据或输入数据的两个锁存器(latch)L1、L2(一个锁存器例如4KB)，锁存器L1、锁存器L2分别包括高速缓存(cache)C0及高速缓存C1(一个高速缓存例如2KB)。数据传送电路30、数据传送电路32能够在页缓冲器/读出电路20与ECC电路及输入输出电路50之间进行高速缓存单元的双向的数据传送。

在图2中示出日本专利6744950号所公开的进行多页的连续读出时的时序图。将从存储单元阵列10读出的页P0的数据保持于锁存器L1的高速缓存C0、高速缓存C1(P0C0，P0C1)，接着，将保持于锁存器L1中的页P0的数据传送至锁存器L2的高速缓存C0、高速缓存C1，高速缓存C0、高速缓存C1的数据由ECC电路40进行ECC解码，在检测出错误的情况下，对锁存器L2的高速缓存C0、高速缓存C1的数据进行纠正。

将下一页P1的数据读出至锁存器L1的高速缓存C0、高速缓存C1，在此期间，通过输入输出电路50而与外部时钟信号ExCLK同步地输出锁存器L2的高速缓存C0的数据。接着，与外部时钟信号ExCLK同步地从输入输出电路50输出锁存器L2的高速缓存C1的数据，在此期间，将锁存器L1的第一高速缓存C0的页P1的数据传送至锁存器L2，且由ECC电路40执行ECC处理。接着，将锁存器L1的高速缓存C1的数据传送至锁存器L2，在从输入输出电路50输出锁存器L2的高速缓存C0的数据的期间，对锁存器L2的高速缓存C1的数据进行ECC处理，继而，在从输入输出电路50输出锁存器L2的高速缓存C1的数据的期间，将下一页P2的数据读出至锁存器L1的高速缓存C0、高速缓存C1，且将高速缓存C0的数据传送至锁存器L2，并进行ECC处理。

图3(A)是NAND型闪速存储器的通常的页读出的动作流程。当开始读出动作时，首先，在进行位线的预充电之前将锁存器L1重置(S10)。锁存器L1的重置用于准确地接收来自读出节点的电荷。接着，开始位线的预充电(S12)。位线的预充电是通过从钳位用晶体管供给电压来进行。向钳位用晶体管的栅极施加VCLMP1+Vth(Vth是晶体管的阈值)，向位线供给电压VCLMP1。钳位用晶体管在预充电时间T_PR的期间中接通，之后断开(S14)。在位线的预充电后，为了感测选择存储单元，进行NAND串的放电(S16)，之后，将读出节点的电荷传送至锁存器L1(S18)。