[发明专利]延时装置

说明书

本发明提供一种延时装置，包括：电流源、电容器、第一NMOS管、第二NMOS管、第一开关、第一反相器、第二反相器和第三反相器。本发明利用所述电流源给所述电容器充电，所述第一NMOS管和所述第二NMOS管进入亚阈值区，使得所述电容器两端的充电电流为亚阈值区电流以延长所述电容器的充电时间（延长所述电容器的电压充电至所述第一反向器的翻转电压的时间），从而获取延时时间较长的延时信号。本发明利用亚阈值区小电流对电容器进行充电以产生较长时间的延时，避免了传统电路中使用大面积电容或者大阻值的电阻的情况，减小了占用芯片的设计面积。

技术领域

本发明涉及延时电路技术领域，具体涉及一种延时装置。

背景技术

目前比较常见的延时电路一般为恒流充电延时装置(电路)、RC充电延时装置(电路)和数字计数延时装置(电路)。

请参考图1，图1是一种传统的恒流充电延时装置的电路结构图，恒流充电延时装置包括：电流源I2、电容器C2、第一反相器X4和第二反相器X5以及由外部的输入信号控制的第一开关K3和第二开关K4，其中，该延时装置的工作过程主要为：当外部的输入信号控制第二开关K4导通、第一开关K3关断时，通过所述电流源I2给电容器C2进行充电；当充电到第一反相器X4的输入上翻转点时，第一反相器X4的输出端翻转为低电平，即第一反相器X4的输出端和地端同电位；第二反相器X5输出端翻转为高电平，即第二反相器X5的输出端和电源电压同电位，可见，恒流充电延时装置的延时主要体现于电流源I2给电容器C2充电到第一反相器X4的上翻转点的时间。

但是，上述恒流充电延时装置为了实现较大的延时需要选用很小的电流源 I2和很大的电容C2，很小的电流源很难做出来，此外，很大的电容会占用较大的设计面积。

请参考图2，图2是一种传统的RC充电延时装置的电路结构图，RC充电延时装置包括：限流电阻R1、电容器C3、由外部的输入信号控制的第一开关 K5和第二开关K6以及第一反相器X6和第二反相器X7，其中，该延时装置的工作过程主要为：当外部的输入信号控制第二开关K6闭合、第一开关K5打开时，通过限流电阻R1给电容器C3进行充电；当充电到第一反相器X6的输入上翻转点时，第一反相器X6的输出端翻转为低电平，即第一反相器X6的输出端和地端同电位；第二反相器X7的输出端翻转为高电平，即第二反相器X5的输出端和电源电压同电位，可见，RC充电延时装置的延时主要体现于限流电阻 R1给电容器C3充电到第二反相器X7的上翻转点的时间。

但是，上述RC充电延时装置为了时间较大的延时需要选用很大充电限流电阻R1和很大的电容C2，占用较多的芯片设计面积。

如图3，图3是一种传统的数字计数延时装置的电路结构图，数字计数延时装置包括：振荡器M1、第一D触发器D1、第二D触发器D2、第三D触发器 D3、第一数字逻辑与门X8和第二数字逻辑与门X9，其中，该延时装置的工作过程主要为：首先振荡器M1工作，产生固定频率f的方波；当外部的输入信号从IN进入，进入第一D触发器D1、第二D触发器D2和第三D触发器D3的 SET，第一D触发器D1、第二D触发器D2和第三D触发器D3组成的分频器开始工作；第一D触发器D1的Q端输出频率为振荡器方波频率的1/2f；第二D 触发器D2的Q端输出频率为振荡器方波频率的1/4f；第三D触发器D3的Q 端输出频率为振荡器方波频率的1/8f；然后三个方波输入到第一数字逻辑与门 X8的三个输入端，当三输入同为高电平，则输出高电平；然后第一数字逻辑与门X8的输出信号和外部的输入信号输入到第二数字逻辑与门X9的两个输入端；从而形成对外部输入信号的延时。

但是，上述数字计数延时装置为了获取较长的延时时间，需要一个振荡器模块和多个D触发器以及逻辑门，产生的延时主要决定于振荡器的频率和D触发器的个数，振荡器的结构相对复杂，占用的芯片设计面积过大，并且多个D 触发器和逻辑门占用的芯片设计面积也较大。

发明内容

本申请提供了一种延时装置，可以解决传统的延时电路中电容、限流电阻、振荡器或触发器等元器件中的至少一种元器件占用整体芯片整体设计面积过大的问题。