[发明专利]半导体、电路结构及其相关方法

说明书

本发明实施例涉及半导体、电路结构及其相关方法。提供一种电路结构。所述电路结构可包含：第一裸片区域，其包含输出门；第二裸片区域，其包含电路及输入门；及裸片间互连件。所述输入门可包含晶体管。所述电路可连接在所述裸片间互连件与所述晶体管的栅极区之间。所述电路可包含PMOS晶体管及NMOS晶体管。所述PMOS晶体管的第一源极/漏极区可连接到所述NMOS晶体管的第一源极/漏极区及所述裸片间互连件。

技术领域

本发明实施例涉及半导体、电路结构及其相关方法。

背景技术

随着科技进步，可在集成电路(IC)中制造的电路元件的最小尺寸不断减小。因此，对于增加相同或更小尺寸的IC中的电路元件的数目的需求不断增加。

现有技术章节中论述的主题不应仅由于其在现有技术章节中提及而被假定为现有技术。类似地，现有技术章节中提及或与现有技术章节的主题相关联的问题不应被假定为先前已在现有技术中辨识。现有技术章节中的主题仅表示不同方法。

发明内容

本发明的实施例涉及一种电路结构，其包括：第一裸片区域，其包括输出逻辑门；第二裸片区域，其包括电路及输入逻辑门；及裸片间互连件；其中所述输入逻辑门包括晶体管，其中所述电路连接在所述裸片间互连件与所述晶体管的栅极区之间；其中所述电路包括PMOS晶体管及NMOS晶体管，其中所述PMOS晶体管的第一源极/漏极区连接到所述NMOS晶体管的第一源极/漏极区及所述裸片间互连件。

本发明的实施例涉及一种方法，其包括：提供第一裸片，其包括输出逻辑门；提供第二裸片，其包括包括通过电路及输入逻辑门的复合电路，其中所述输入逻辑门包括晶体管，其中所述通过电路包括PMOS晶体管及NMOS晶体管且连接到所述晶体管的栅极区；及至少部分经由裸片间互连件连接所述第一裸片及所述第二裸片，使得所述第一裸片的所述输出逻辑门连接到所述第二裸片的所述复合电路的所述通过电路，其中所述PMOS晶体管的第一源极/漏极区连接到所述NMOS晶体管的第一源极/漏极区及所述裸片间互连件。

本发明的实施例涉及一种半导体结构，其包括：第一裸片；第二裸片，其包括第一晶体管；裸片间互连件，其电耦合所述第一裸片及所述第二裸片；及半导电路径，其介于所述裸片间互连件与所述第一晶体管的栅极区之间，其中有效p-n结电连接在所述半导电路径与参考电压之间，其中所述半导电路径经配置以响应于存在大于阈值电压的控制电压而导电，且经配置以响应于不存在大于所述阈值电压的所述控制电压而不导电。

附图说明

当结合附图阅读时，从以下详细描述最好地理解本公开的方面。应强调，根据产业中的标准实践，各种构件未按比例绘制。事实上，为了清楚论述可任意增大或减小各种构件的尺寸。

图1展示根据一些实施例的IC制造系统及相关联制造流程的框图。

图2A是根据本公开的一些实施例的半导体布置的示意图。

图2B是根据本公开的一些实施例的示范性半导体布置的俯视图。

图3A是根据本公开的一些实施例的示范性裸片的剖面图。

图3B是根据本公开的一些实施例的示范性裸片的剖面图。

图3C是根据本公开的一些实施例的示范性半导体布置的俯视图。

图4A是根据本公开的一些实施例的半导体布置的示意图。

图4B说明根据本公开的一些实施例的数个电路。

图5A是根据本公开的一些实施例的半导体布置的示意图。

图5B说明根据本公开的一些实施例的数个电路。

图6A到图6C是根据本公开的一些实施例的示范性半导体布置的剖面图。

图7A到图7D是根据本公开的一些实施例的示范性半导体封装的剖面图。