[发明专利]金属层间通孔形成方法在审
申请号: | 202210057474.4 | 申请日: | 2022-01-19 |
公开(公告)号: | CN114496911A | 公开(公告)日: | 2022-05-13 |
发明(设计)人: | 叶晓 | 申请(专利权)人: | 普冉半导体(上海)股份有限公司 |
主分类号: | H01L21/768 | 分类号: | H01L21/768 |
代理公司: | 上海浦一知识产权代理有限公司 31211 | 代理人: | 王江富 |
地址: | 201210 上海*** | 国省代码: | 上海;31 |
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摘要: | |||
搜索关键词: | 金属 层间通孔 形成 方法 | ||
本发明公开了一种金属层间通孔形成方法,在介质凹槽侧壁上保留一定厚度的绝缘层材料,在后续对介质凹槽及对应通孔实施金属层间介质一体化刻蚀时,由于介质凹槽侧壁有绝缘层材料残余的保护,介质凹槽的开口尺寸保持不变不会变大,同时也是介质凹槽侧壁的残余绝缘层材料的作用,通孔相对底层金属即使有移位也不会偏移出相应的位线的底层金属外面,不会因通孔移位造成的某一边的金属间距更小,避免相邻通孔之间出现金属短接风险,增加了底层金属的通孔区域的工艺窗口,增加了次工艺的窗口边距,从而提升了金属层间通孔形成工艺的健康度。
技术领域
本发明涉及半导体制造技术,特别是涉及一种金属层间通孔形成方法。
背景技术
现有Memory(存储器)工艺基本只shrink(微缩)到55nm/40nm节点,Metal/Via(金属/通孔)工艺的具体工艺流程一般如图1所示,先做生长IMD(Inter metal Dielectric,金属层间介质),之后metal photo/etch(曝光/刻蚀)部分IMD,然后Via photo/etch打开部分通孔(Via),最后实施一体化刻蚀工艺(All-in-One etch)彻底打开露出底层金属(Metal),填上Ti/TiN等的粘合层和铜层。如图2所示,该工艺有2个缺点:金属(Metal)在后续通孔(Via)刻蚀工艺和一体化刻蚀工艺(All-in-One etch)时会扩大顶部开口尺寸,导致存储器阵列相邻位线(Bitline)上的金属短接(metal to metal short)风险;通孔移位(Viaoverlay shift)造成的某一边的金属间距(Metal space)更小。
发明内容
本发明要解决的技术问题是提供一种金属层间通孔形成方法,能避免相邻通孔之间出现金属短接风险,增加底层金属的通孔区域的工艺窗口,增加次工艺的窗口边距。
为解决上述技术问题,本发明提供的金属层间通孔形成方法,其包括以下步骤:
S1.在晶圆上进行底层金属10工艺;
S2.生长金属层间介质11;
S3.进行金属层曝光/刻蚀,去除底层金属10正上方的一定厚度的金属层间介质11形成介质凹槽110;
S4.生长至少一层绝缘层材料12;
S5.进行绝缘层刻蚀,去除介质凹槽110底上的绝缘层材料12,介质凹槽110侧壁上保留一定厚度的绝缘层材料12;
S6.进行通孔曝光/刻蚀,去除介质凹槽110底中央到底层金属10之间的金属层间介质11,形成介质凹槽110底中央到底层金属10的通孔13;
S7.对介质凹槽110及对应通孔13实施金属层间介质11一体化刻蚀,彻底打开金属层间介质11漏出底层金属10;
S8.去除介质凹槽110侧壁的残余绝缘层材料12;
S9.填充金属14。
较佳的,所述金属层间通孔形成方法为存储器的存储单元阵列位线的金属层间通孔形成方法。
较佳的,所述绝缘层材料12是一层SiN。
较佳的,所述绝缘层材料12是Oxide/SiN/Oxide多层结构。
较佳的,步骤S4中生长的绝缘层材料12厚度在50埃~150埃之间。
较佳的,步骤S5中介质凹槽110侧壁上保留的绝缘层材料12厚度在在10埃~50埃之间。
较佳的,步骤S9中,填充的金属为Ti/TiN粘合层或铜材料。
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H01L 半导体器件;其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
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H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理;集成电路器件或其特殊部件的制造