[发明专利]半导体结构及其形成方法

说明书

本发明提供半导体结构和用于形成半导体结构的方法。半导体结构包括衬底以及衬底上方的介电堆叠件。介电堆叠件包括衬底上方的第一层和第一层上方的第二层。半导体结构还包括栅极层，该栅极层包括穿过第二层的第一部分以及在第一层和第二层之间延伸的第二部分。

技术领域

本申请的实施例涉及半导体结构及其形成方法。

背景技术

集成电路(IC)制造工业在过去几十年中经历了指数级增长。在IC发展的过程中，功能密度(即，每芯片面积的互连器件的数量)普遍增加，而几何尺寸(即，可以使用制造工艺创建的最小组件或线)已经减小。

但是，因为部件尺寸继续减小，所以制造工艺继续变得更加难以实施并且组件(或线)的临界尺寸均匀性继续变得更加难以控制。例如，复杂的操作可能需要更多的光掩模，从而导致高成本并且从而降低产量。

发明内容

本申请的一些实施例提供了一种半导体结构，包括：衬底；介电堆叠件，位于所述衬底上方，所述介电堆叠件包括：第一层，位于所述衬底上方；以及第二层，位于所述第一层上方；栅极层，插入所述介电堆叠件中并且包括第一部分和第二部分，其中，所述第一部分从顶部至底部延伸穿过所述第二层，并且其中，所述第二部分在所述第一层和所述第二层之间横向延伸，以位于所述第一层上面并且位于所述第二层下面；以及半导体沟道层，符合所述栅极层的轮廓并且包裹所述第二部分以将所述第二部分与所述介电堆叠件分隔开。

本申请的另一些实施例提供了一种半导体结构，包括：衬底；介电堆叠件，位于所述衬底上方，所述介电堆叠件包括：第一层，位于所述衬底上方；以及第二层，位于所述第一层上方；栅极层，从顶部至底部延伸穿过所述介电堆叠件并且具有交叉形状轮廓；以及第一高k材料，与所述第二层的底面直接接触并且将所述栅极层与所述介电堆叠件分隔开。

本申请的又一些实施例提供了一种用于形成半导体结构的方法，包括：在衬底上方形成第一层，其中，所述第一层包括第一材料；在所述第一层上方形成牺牲层，其中，所述牺牲层包括与所述第一材料不同的第二材料；在所述牺牲层上方形成第二层；形成第一凹槽以暴露所述牺牲层的侧壁；从所述侧壁横向去除所述牺牲层的部分；以及在所述第一凹槽中形成栅极材料，其中，所述栅极材料位于所述第二层下面并且位于所述第一层上面。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1A是示出根据本发明的一些实施例的半导体结构的立体图的示意图。

图1B示出了根据本发明的一些实施例的图1A的半导体器件的部分X的部分放大的局部示意图。

图1B’示出了根据本发明的一些其它实施例的图1A的半导体器件的部分X的部分放大的局部示意图。

图1B”示出了根据本发明的又一些其它实施例的图1A的半导体器件的部分X的部分放大的局部示意图。

图1C示出了根据本发明的一些实施例的图1A的半导体器件的参考截面C1-C1的截面图。

图1D示出了根据本发明的一些实施例的图1A的半导体器件的参考截面C2-C2的截面图。

图1E示出了根据本发明的一些实施例的图1A的半导体器件的参考截面C3-C3的截面图。

图2示出了根据本发明的一些实施例的用于制造半导体结构的方法的流程图。

图3至图9是根据本发明的一些实施例的在制造操作的中间阶段期间的半导体结构的截面图。

图10A是示出根据本发明的一些实施例的在制造操作的中间阶段期间的半导体结构的示意图。