[发明专利]用于小数PLL频率合成器的整数边界杂散抑制

说明书

公开了一种时钟生成电路。时钟生成电路包括第一PLL电路，其被配置为基于第一输入时钟来生成第一输出时钟，其中第一PLL电路包括第一反馈分频器电路。时钟生成电路还包括第二PLL电路，其被配置为基于第二输入时钟来生成第二输出时钟，其中第二PLL电路包括第二反馈分频器电路。第一输入时钟基于第二输出时钟来生成。

本公开要求于2020年5月7日提交的、题为“INTEGER BOUNDARY SPUR MITIGATIONFOR FRACTIONAL PLL FREQUENCY SYNTHESIZERS”的美国非临时专利申请号16/868,547的优先权，其全部内容通过引用并入本文。

技术领域

本申请一般涉及PLL(锁相环)电路，并且更具体地涉及具有多个PLL电路的收发器电路。

背景技术

锁相环(PLL)电路生成具有基于输入时钟的频率的输出时钟，该输入时钟具有通常基于晶体振荡器生成的频率。输出时钟的频率可以是输入时钟频率的倍数。对于某些应用，乘法因子可以具有N.F形式，其中N是乘法因子的整数部分，以及F是乘法因子的小数部分。在本领域中需要这样的PLL电路：其生成具有输入时钟频率的N.F倍的输出频率的输出时钟并且其需要最小管芯面积来实现。

发明内容

一个发明方面是时钟生成电路。时钟生成电路包括第一PLL电路，其被配置为基于第一输入时钟来生成第一输出时钟，其中第一PLL电路包括第一反馈分频器电路。时钟生成电路还包括第二PLL电路，其被配置为基于第二输入时钟来生成第二输出时钟，其中第二PLL电路包括第二反馈分频器电路。第一输入时钟基于第二输出时钟来生成。

附图说明

图1是锁相环(PLL)电路的示意图。

图2是示出输出时钟的频谱功率的频谱图。

图3是锁相环(PLL)电路的示意图。

图4图示了示出用于某些输入和输出时钟频率组合的各种除法因子A和乘法因子N.F的表格。

图5是包括一对锁相环电路的锁相环电路的示意图。

具体实施方式

本文结合附图示出了本发明的特定实施例。

本文阐述了各种细节，因为它们涉及某些实施例。然而，本发明也可以以与本文描述的方式不同的方式来实施。在不脱离本发明的情况下，本领域技术人员可以对所讨论的实施例进行修改。因此，本发明不限于本文所公开的特定实施例。

图1是锁相环(PLL)电路100的示意图。锁相环电路100。锁相环电路100包括鉴频鉴相器(PFD)110、电荷泵(CP)120、低通滤波器(LPF)130、压控振荡器(VCO)140和分频器150。

锁相环电路100基于在输入节点XO处接收到的输入时钟，例如来自晶体振荡器电路，在输出节点OUT处生成输出时钟。输出时钟是响应于在输入节点XO处接收到的时钟沿和从分频器150接收到的时钟沿之间的定时差而生成。

PFD 110接收输入时钟和分频器150生成的时钟。如本领域技术人员所理解的，基于输入时钟和分频器150生成的时钟之间的定时差，PFD 110生成对定时差进行编码的脉冲。

电荷泵120接收脉冲并生成与脉冲的积分对应的输出电压。

低通滤波器130接收来自电荷泵120的输出电压并且衰减输出电压的高频分量以在节点VC处生成电压。

压控振荡器140在节点VC处接收电压并生成输出时钟，该输出时钟以与在节点VC处接收到的电压对应的频率振荡。

分频器150接收输出时钟并生成由鉴频鉴相器110从分频器150接收到的时钟沿。由分频器150生成的时钟沿以与从压控振荡器140接收到的输出信号的频率除以特定的乘法因子N.F对应的频率出现。