[发明专利]用于小数PLL频率合成器的整数边界杂散抑制

权利要求书

1.一种时钟生成电路，包括：

第一PLL电路，被配置为基于第一输入时钟来生成第一输出时钟，其中所述第一PLL电路包括第一反馈分频器电路；

第二PLL电路，被配置为基于第二输入时钟来生成第二输出时钟，其中所述第二PLL电路包括第二反馈分频器电路，

其中，所述第一输入时钟基于所述第二输出时钟来生成。

2.根据权利要求1所述的时钟生成电路，其中所述第一输入时钟由另一分频器电路生成，并且其中所述第一输入时钟的频率等于所述第二输入时钟的频率除以除法因子。

3.根据权利要求1所述的时钟生成电路，其中所述第一反馈分频器电路使所述第一输出时钟的频率等于第一乘法因子乘以所述第一输入时钟的频率。

4.根据权利要求3所述的时钟生成电路，其中所述第一反馈分频器是可编程的，使得所述第一乘法因子是可编程的。

5.根据权利要求3所述的时钟生成电路，其中所述第一乘法因子等于N.F，其中N是整数并且表示所述第一乘法因子的整数部分，并且其中F是数字并且表示所述第一乘法因子的小数部分。

6.根据权利要求5所述的时钟生成电路，其中所述第一乘法因子被编程为使得F小于预定阈值。

7.根据权利要求1所述的时钟生成电路，其中所述第二反馈分频器电路使所述第二输出时钟的频率等于第二乘法因子乘以所述第一输入时钟的频率。

8.根据权利要求7所述的时钟生成电路，其中所述第二反馈分频器是可编程的，使得所述第二乘法因子是可编程的。

9.根据权利要求7所述的时钟生成电路，其中所述第二乘法因子等于N.F，其中N是整数并且表示所述第二乘法因子的整数部分，并且其中F是数字并且表示所述第二乘法因子的小数部分。

10.根据权利要求9所述的时钟生成电路，其中所述第二乘法因子被编程为使得F小于预定阈值。

11.根据权利要求1所述的时钟生成电路，还包括输入节点，其被配置为接收外部时钟信号，其中所述第二输入时钟的频率等于所述外部时钟信号的频率。

12.根据权利要求1所述的时钟生成电路，其中所述第一PLL电路是通信发射器电路的一部分。

13.根据权利要求1所述的时钟生成电路，其中所述第一PLL电路是通信接收器电路的一部分。

14.根据权利要求1所述的时钟生成电路，

其中所述第一PLL电路是以下中的一个：

通信接收器电路的一部分，以及

通信发射器电路的一部分，

其中所述第二PLL电路是以下中的一个：

通信接收器电路的一部分，以及

通信发射器电路的一部分。

15.一种对时钟生成电路进行操作的方法，所述方法包括：

利用第一PLL电路，基于第一输入时钟来生成第一输出时钟，其中所述第一PLL电路包括第一反馈分频器电路；

利用第二PLL电路代理电路，基于第二输入时钟来生成第二输出时钟，其中所述第二PLL电路包括第二反馈分频器电路；和

基于所述第二输出时钟来生成所述第一输入时钟。

16.根据权利要求15所述的方法，其中所述第一输入时钟由另一分频器电路生成，并且其中所述第一输入时钟的频率等于所述第二输入时钟的频率除以除法因子。

17.根据权利要求15所述的方法，还包括利用所述第一反馈分频器电路使所述第一输出时钟的频率等于第一乘法因子乘以所述第一输入时钟的频率。