[发明专利]用于存储器器件的页缓冲器中的数据读取的时钟信号返回方案

权利要求书

1.一种电路，包括：

页缓冲器，所述页缓冲器包括多个部分，所述部分中的每一个被配置为顺序地接收时钟信号，并且响应于接收到对应的时钟信号而顺序地返回时钟返回信号；

时钟路径，所述时钟路径耦合到所述页缓冲器的所述多个部分，并且被配置为合并多个时钟返回信号；以及

时钟电平设置模块，所述时钟电平设置模块耦合到所述页缓冲器，并且被配置为基于多个时钟信号中的第一时钟信号中的周期的数量来设置所述多个时钟返回信号中的第一时钟返回信号的起始电平，所述第一时钟返回信号对应于所述第一时钟信号。

2.根据权利要求1所述的电路，其中，为了设置所述第一时钟返回信号的所述起始电平，所述时钟电平设置模块被配置为基于与所述第一时钟信号相关联的所述页缓冲器的地址来确定所述第一时钟信号中的所述周期的数量的奇偶性，并且基于所述奇偶性来设置所述第一时钟返回信号的所述起始电平。

3.根据权利要求2所述的电路，其中，所述地址在读取指令中。

4.根据权利要求2或3所述的电路，其中，所述时钟路径包括被配置为合并所述多个时钟返回信号的OR门或NAND门。

5.根据权利要求4所述的电路，其中，所述时钟电平设置模块还被配置为基于所述奇偶性以及所述时钟返回信号是由所述OR门还是由所述NAND门合并来设置所述第一时钟返回信号的所述起始电平。

6.根据权利要求5所述的电路，其中，响应于所述时钟路径包括所述OR门，所述第一时钟返回信号的结束电平为低，并且响应于所述时钟路径包括所述NAND门，所述第一时钟返回信号的所述结束电平为高。

7.根据权利要求4所述的电路，其中，所述时钟电平设置模块还被配置为响应于所述时钟路径包括所述OR门，将所述多个时钟返回信号中的第二时钟返回信号的起始电平设置为低，并且响应于所述时钟路径包括所述NAND门，将所述第二时钟返回信号的所述起始电平设置为高，所述第二时钟返回信号紧接着所述第一时钟返回信号返回。

8.根据权利要求1-3中的任何一项所述的电路，其中，所述页缓冲器的每个部分包括分频器，所述分频器被配置为接收相应的时钟信号，并且基于所述时钟信号生成相应的时钟返回信号。

9.根据权利要求8所述的电路，其中，每个分频器包括耦合到所述时钟电平设置模块的触发器，所述触发器包括接收所述相应的时钟信号的时钟输入以及从所述时钟电平设置模块接收设置/复位信号的设置/复位输入。

10.根据权利要求1-3中的任何一项所述的电路，其中，所述第一时钟返回信号的占空比为50％。

11.根据权利要求1-3中的任何一项所述的电路，其中，所述第一时钟信号中的所述周期的数量对应于在所述页缓冲器的对应部分中用所述第一时钟信号传送的数据单元的数量。

12.一种系统，包括：

存储器器件，所述存储器器件包括被配置为存储数据的存储器单元阵列，以及耦合到所述存储器单元阵列并且被配置为对所述存储器单元阵列执行读取操作以读取存储的数据的外围电路，所述外围电路包括：

页缓冲器，所述页缓冲器包括多个部分，所述部分中的每一个被配置为顺序地接收时钟信号，并且响应于接收到对应的时钟信号而顺序地返回时钟返回信号；

时钟路径，所述时钟路径耦合到所述页缓冲器的所述多个部分，并且被配置为合并多个时钟返回信号；以及

时钟电平设置模块，所述时钟电平设置模块耦合到所述页缓冲器，并且被配置为基于多个时钟信号中的第一时钟信号中的周期的数量来设置所述多个时钟返回信号中的第一时钟返回信号的起始电平，所述第一时钟返回信号对应于所述第一时钟信号。