[发明专利]三维存储器件及其形成方法

说明书

公开了三维(3D)存储器件及其形成方法。在某些方面中，一种3D存储器件包括：包括交替的导电层和电介质层的堆叠结构；掺杂的半导体层；以及延伸穿过堆叠结构并且与掺杂的半导体层接触的沟道结构。该沟道结构沿第一方向包括复合电介质膜和半导体沟道。该复合电介质膜沿与第一方向垂直的第二方向包括栅极电介质部分和存储部分。栅极电介质部分的一部分沿第一方向面对导电层中的最接近掺杂的半导体层的一个导电层。

背景技术

本公开涉及三维(3D)存储器件及其制造方法。

通过改善工艺技术、电路设计、编程算法、和制造工艺将平面存储单元缩放到较小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性且成本高昂。结果，平面存储单元的存储密度接近上限。

3D存储架构可以解决平面存储单元中的密度限制。3D存储架构包括存储阵列和用于控制通往和来自存储阵列的信号的外围器件。

发明内容

在一个方面中，3D存储器件包括：包括交替的导电层和电介质层的堆叠结构；掺杂的半导体层；以及延伸穿过堆叠结构并与掺杂的半导体层接触的沟道结构。沟道结构沿第一方向包括复合电介质膜和半导体沟道。该复合电介质膜沿与第一方向垂直的第二方向包括栅极电介质部分和存储部分。栅极电介质部分的一部分沿第一方向面对导电层中的最接近掺杂的半导体层的一个导电层。

在另一方面中，3D存储器件包括：包括交替的导电层和电介质层的堆叠结构；以及延伸穿过堆叠结构的沟道结构。导电层包括一条或多条源选择栅极线以及多条字线。该沟道结构沿第一方向包括复合电介质膜和半导体沟道。该复合电介质膜沿与第一方向垂直的第二方向包括栅极电介质部分和存储部分。栅极电介质部分的一部分沿第一方向面对一条或多条源选择栅极线。半导体沟道包括掺杂部分。该掺杂部分的一部分沿第一方向面对一条或多条源选择栅极线。

在又一方面中，一种系统包括被配置为存储数据的3D存储器件以及耦合至该3D存储器件的控制器电路。该3D存储器件包括：包括交替的导电层和电介质层的堆叠结构；以及延伸穿过堆叠结构的沟道结构。导电层包括一条或多条源选择栅极线以及多条字线。该沟道结构沿第一方向包括复合电介质膜和半导体沟道。该复合电介质膜沿与第一方向垂直的第二方向包括栅极电介质部分和存储部分。栅极电介质部分的一部分沿第一方向面对一条或多条源选择栅极线。该半导体沟道包括掺杂部分。该掺杂部分的一部分沿第一方向面对一条或多条源选择栅极线。该控制器电路被配置为经由导电层操作复合电介质膜。

在又一方面中，提供了用于形成3D存储器件的方法。在衬底上方形成填充层。在填充层上方形成堆叠结构。形成延伸穿过并且超出堆叠结构和填充层的沟道结构。该沟道结构包括第一电介质层、第二电介质层、第三电介质层和半导体沟道。顺次去除衬底、以及沟道结构的延伸超出填充层的部分，从而暴露沟道结构的一部分。用包括与第二电介质层不同的电介质材料的第四电介质层代替沟道结构的第二电介质层的一部分。

附图说明

被并入本文并形成说明书的一部分的附图示出了本公开的方面并与说明书一起进一步用以解释本公开的原理，并使相关领域的技术人员能够制作和使用本公开。

图1A示出了根据本公开的一些方面的示例性3D存储器件的截面的侧视图。

图1B示出了根据本公开的一些方面的另一示例性3D存储器件的截面的侧视图。

图2A示出了根据本公开的一些方面的图1A中的3D存储器件中的示例性沟道结构的截面的放大侧视图。

图2B示出了根据本公开的一些方面的图1A中的3D存储器件中的另一示例性沟道结构的截面的放大侧视图。

图3A-3Q示出了根据本公开的一些方面的用于形成示例性3D存储器件的制作工艺。

图4A和图4B示出了根据本公开的一些方面的用于形成另一示例性3D存储器件的制作工艺。