[发明专利]具有降低的干扰的三维存储器器件编程

说明书

一种3D存储器器件可以包括第一组存储器层、在第一组存储器层上方的第二组存储器层、以及在第一存储器层与第二存储器层之间的第一虚设存储器层。该3D存储器器件可以包括多个NAND存储器串，多个NAND存储器串均延伸穿过第一组存储器层、第二组存储器层和第一虚设存储器层。该3D存储器器件可以包括字线(WL)驱动电路，在对第一组存储器层中的一个进行编程时，该WL驱动电路可以被配置为在预充电周期期间，将第二预充电电压施加到第一虚设存储器层。第二预充电电压可以与第一预充电电压重叠，并且在第一预充电电压之前坡降。

背景技术

本公开涉及三维(3D)存储器器件及其操作方法。

通过改进工艺技术、电路设计、编程算法和制造工艺将平面存储器单元缩放到更小的尺寸。然而，随着存储器单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战并且成本高昂。结果，平面存储器单元的存储器密度接近上限。

3D存储器架构可以解决平面存储器单元中的密度限制。3D存储器架构包括存储器阵列以及用于控制到存储器阵列和从存储器阵列的信号的外围器件。

发明内容

在一个方面中，公开了一种3D存储器器件。例如，在某些方面中，该3D存储器器件可以包括第一组存储器层、在第一组存储器层上方的第二组存储器层、以及在第一存储器层与第二存储器层之间的第一虚设存储器层。在某些其他方面中，该3D存储器器件可以包括多个NAND存储器串，多个NAND存储器串均延伸穿过第一组存储器层、第二组存储器层和第一虚设存储器层。NAND存储器串中的每一个可以包括在第二组存储器层上方的漏极选择栅极(DSG)。在又一其他方面中，该3D存储器器件可以包括外围电路，外围电路被配置为循序地对第一组存储器层中的每一个存储器层进行编程，并且然后循序地对第二组存储器层中的存储器层中的每一个进行编程。该外围电路可以包括DSG驱动电路，DSG驱动电路被配置为在预充电周期期间，将第一预充电电压施加到NAND存储器串中的至少一个的DSG，并且在编程周期期间，将取消选择电压施加到NAND存储器串中的至少一个的DSG，以取消选择NAND存储器串中的至少一个。在某些其他方面中，该3D存储器器件可以包括字线(WL)驱动电路，在对第一组存储器层中的一个编程时，该WL驱动电路可以被配置为在预充电周期期间，将第二预充电电压施加到第一虚设存储器层。第二预充电电压可以与第一预充电电压重叠，并且在第一预充电电压之前坡降。该WL驱动电路还可以被配置为在编程周期期间，将第一沟道通过电压施加到第一虚设存储器层。

在另一方面中，该3D存储器器件可以包括第一组存储器层、在第一组存储器层下方的第二组存储器层、以及在第一存储器层与第二存储器层之间的第一虚设存储器层。在某些方面中，该3D存储器器件可以包括多个NAND存储器串，多个NAND存储器串均延伸穿过第一组存储器层、第二组存储器层和第一虚设存储器层。NAND存储器串中的每一个可以包括在第二组存储器层下方的源极选择栅极(SSG)。在某些其他方面中，该3D存储器器件可以包括外围电路，外围电路被配置为循序地对第一组存储器层中的每一个存储器层进行编程，并且然后循序地对第二组存储器层中的存储器层中的每一个进行编程。在某些方面中，该外围电路可以包括SSG驱动电路，SSG驱动电路被配置为在预充电周期期间，将第一预充电电压施加到NAND存储器串中的至少一个的SSG，并且在编程周期期间，将取消选择电压施加到NAND存储器串中的至少一个的SSG，以取消选择NAND存储器串中的至少一个。在某些方面中，该外围电路可以包括WL驱动电路，在对第一组存储器层中的一个进行编程时，该WL驱动电路可以被配置为在预充电周期期间将第二预充电电压施加到第一虚设存储器层。在某些实施方式中，第二预充电电压可以与第一预充电电压重叠。在又一其他方面中，该WL驱动电路可以被配置为在编程周期期间，将第一沟道通过电压施加到第一虚设存储器层。