[实用新型]晶圆的测试结构

说明书

本专利申请公开一种晶圆的测试结构，该测试结构中的每个测试单元包括：相邻且分隔的多个第一掺杂区与多个第二掺杂区；以及多个栅极结构，沿第一方向，多个第一掺杂区与多个栅极结构间隔排布，第二掺杂区与第一掺杂区对应分布在多个栅极结构之间，第一方向垂直于晶圆的厚度方向，多个栅极结构包括第一栅极和多个第一伪栅极，沿第一方向，位于第一栅极两侧的第一掺杂区分别为第一源区和第一漏区，两侧的第二掺杂区分别为第二源区和第二漏区，第一源区、第一漏区、第二源区、第二漏区以及第一栅极分别连接至对应的测试电极，并且多个第一伪栅极与测试电极电隔离。通过形成多个伪栅极结构，从而模拟半导体器件中的多个栅极，提高了测试的准确率。

技术领域

本申请涉及半导体器件制造领域，更具体地，涉及晶圆的测试结构。

背景技术

半导体器件的制造过程非常复杂，通常需要在晶圆表面施加数百道甚至上千道各种不同工艺过程，从而在晶圆上制作出各种具备特定电学特性的半导体器件。在晶圆出厂前，需要对晶圆进行行电学测量，确保晶圆符合出厂标准。测试的电学参数包括半导体器件的性能、前道与后道的电阻、栅氧化层的电学厚度等等，其中最重要的半导体器件性能的参数包括驱动电流，泄露电流，阈值电压等。这些半导体器件性能参数涉及多个重要工艺步骤，体现了整体的工艺水平与稳定度。

如图1与图2所示，在现有技术中，用于对半导体器件11进行性能检测的测试结构通常会设置在晶圆10的划片道(Scribe Lane)10a内，该测试结构由独立的N型晶体管12a和P型晶体管12b组成，每个晶体管包括形成在衬底101中的源区121、漏区122以及位于衬底101的表面、且设置在源区121和漏区122之间的栅极130。然而，独立的N型晶体管12a和P型晶体管12b之间的距离至少间隔几十微米。由于两个独立的晶体管之间的距离太远，当某个晶体管中的一项或多项电学性能不符合预期时，例如测得的电学参数与对应的工艺参数趋势相反时，很难确定这种情况是由于两个晶体管之间距离较大而引起的工艺短程变化(Local variation)还是长程变化(Global variation)，其中，工艺短、长程变化例如是栅长变化、栅氧化层厚度变化、热退火效应引起的变化等。

与此同时，测试结构中每一个独立的N型晶体管12a和P型晶体管12b的栅极130仅有一个，即均为单根栅结构。在半导体器件11为多栅结构时，测试结构中N型晶体管12a和P型晶体管12b的单根栅极结构无法有效反映半导体器件11的行为。例如，在栅极刻蚀过程中，由于负载效应造成的多栅结构的栅长与测试结构中单根栅长存在一定的差别，通常在几个纳米范围。随着集成电路工艺水平的不断进步，栅长在不断缩小，几纳米的差别都会对工艺检测带来很大的影响。

因此，希望提供一种有效代表半导体器件行为的晶圆的测试结构。

实用新型内容

有鉴于此，本实用新型提供了一种改进的晶圆的测试结构，通过在测试单元中形成多个伪栅极结构，从而模拟半导体器件中的多栅结构，提高测试的准确率。

根据本实用新型实施例提供的一种晶圆的测试结构，晶圆包括多个半导体器件，至少一个半导体器件包括多个栅极，测试结构包括至少一个测试单元，每个测试单元包括：多个栅极结构、多个第一掺杂区、以及多个第二掺杂区；其中，沿第一方向，多个第一掺杂区与多个栅极结构间隔排布，多个第二掺杂区与多个栅极结构间隔排布，且第二掺杂区与第一掺杂区对应分布，第一方向垂直于晶圆的厚度方向；多个栅极结构包括第一栅极和多个第一伪栅极，沿第一方向，位于第一栅极两侧的第一掺杂区分别为第一源区和第一漏区，位于第一栅极两侧的第二掺杂区分别为第二源区和第二漏区，第一源区、第一漏区、第二源区、第二漏区以及第一栅极分别连接至对应的测试电极，并且多个第一伪栅极与测试电极电隔离。

可选地，沿第一方向，第一栅极的两侧各自设有至少一个第一伪栅极。

可选地，测试单元还包括隔离结构，分隔多个第一掺杂区与多个第二掺杂区。