[实用新型]基于晶圆堆迭架构的计算机系统和内存装置

说明书

本申请提出一种基于晶圆堆迭架构的计算机系统，包含内存装置和逻辑电路层结合成晶圆堆迭。所述内存装置中包含内存阵列和线路驱动器。所述内存阵列中包含共用线路以及多个内存单元，所述共用线路连接所述内存单元。所述线路驱动器连接所述共用线路，驱动所述内存单元。所述逻辑电路层包含多个用于传递信号的连接垫，以及延迟控制器，透过所述连接垫连接所述内存阵列调整所述共用线路上连接的内存单元个数，以动态改变所述内存阵列的延迟特性。本申请亦提出所述内存装置和内存控制方法。

技术领域

本申请是关于一种内存装置，尤其是关于可根据应用程序需求而改变延迟特性的内存架构，以及应用所述内存架构和晶圆堆迭技术实作而成的计算机系统。

背景技术

在这个年代，人工智能和区块链的应用成为一种新的商机。区块链可以广泛应用于智能合约，数字身份，共用经济等应用。

然而一些区块链平台为了各种安全性考虑或是漏洞修补，经常会改变区块链的算法。除了增加运算难度之外，也经常刻意为了降低特定应用芯片(ASIC)的运算效率而做出特殊设计，例如增加内存吞吐量的要求，或是储存装置的容量要求。

因此，对于区块链服务器的开发者而言，也随着必须要改变硬件架构，来适应区块链算法的变化。然而，这些众筹平台提出的算法，有可能不断的更新。因此，如何使同一套区块链服务器的硬件能弹性地改变参数以适应新的算法，是有待开发的。

实用新型内容

本申请提出一种计算机系统，可弹性地适应区块链算法的变化要求。在一计算机系统的实施例中，采用了晶圆堆迭(wafer on wafer)的技术，使内存装置所在的晶圆和内核逻辑电路的晶圆堆迭成立体结构。这个做法可使两片晶圆之间不需要多余的面积，直接以成千上万个连接垫做为信号传递的路径。由于传送线路的数量不再受到平面设计的限制，因此可以使用大量的专用接线来解决资料传递的效能问题。

本申请的内存装置，配置于内存专用的一层晶圆，其中可包含多个内存阵列(BANK)。每一内存阵列主要由一共用线路以及多个内存单元组成。所述共用线路，在本实施例中可以是数据线或地址线的代称，每条共用线路各对应地连接所述内存单元的其中一行或一列。内存单元指的是储存位信息的基本单位，通常受到地址信号的控制而开启，并受到数据信号的控制而读出或写入数据。

所述内存装置中还包含一线路驱动器，连接所述共用线路，用于驱动所述内存单元。所述线路驱动器可以是数据驱动器或地址译码器的代称。

如上所述，所述计算机系统中包含一逻辑电路层，与所述内存晶体层结合成一晶圆堆迭(Wafer on Wafer)。其中包含多个连接垫，用于传递信号。

本申请在计算机系统的逻辑电路层中，配置了一个延迟控制器，透过所述连接垫连接所述内存阵列。其设计目的是弹性调整所述共用线路上连接的内存单元个数，以动态改变所述内存阵列的延迟特性。

在进一步的实施例中，每一内存阵列中配置了多个多工器。每个多工器之间相隔特定数量的行数或列数。这些多工器将一内存阵列定义为多个内存区域，每一内存区域各包含特定行数或特定列数的内存单元。换言之，每两个内存区域相邻之处，就会配置有一个多工器，和所述线路驱动器以一专用线路相连。

当所述延迟控制器透过一连接垫传递一控制信号启动一多工器时，会使所述共用线路断开为一第一线段和一第二线段，并使所述第二线段连接至所述专用线路。

由于所述共用线路原本串接了多个内存单元，在断开为两个线段后，在逻辑上就形成了两个子阵列。换句话说，所述第一线段对应的内存区域形成一第一子阵列，而所述第二线段对应的内存区域形成一第二子阵列。为了便于实施于管理，本实施例的断开方式可以是二等分。因此一内存阵列可等分为两个大小相等的子阵列，而两个子阵列可进一步再透过更多多工器分割为四个，依此类推。