[实用新型]基于晶圆堆迭架构的计算机系统和内存装置

权利要求书

1.一种基于晶圆堆迭架构的计算机系统，其特征在于，包含：

内存晶体层，包含多个内存装置，其中每一内存装置包含：

内存阵列，包含共用线路以及多个内存单元，所述共用线路连接所述内存单元；以及

线路驱动器，连接所述共用线路，用于驱动所述内存单元；

逻辑电路层，与所述内存晶体层结合成晶圆堆迭，包含：

多个连接垫，用于传递信号；以及

延迟控制器，透过所述连接垫连接所述内存阵列，用于调整所述共用线路上连接的内存单元个数，以动态改变所述内存阵列的延迟特性。

2.如权利要求1所述的基于晶圆堆迭架构的计算机系统，其特征在于，其中所述内存阵列包含：

多个内存区域，每一内存区域各包含特定行数或特定列数的内存单元；

多个多工器，各配置在所述内存区域两两相邻之处，各和所述线路驱动器以专用线路相连；其中：

当所述延迟控制器透过连接垫传递控制信号启动多工器时，使所述共用线路断开为第一线段和第二线段，并使所述第二线段连接至所述专用线路；

所述第一线段对应的内存区域形成第一子阵列；以及

所述第二线段对应的内存区域形成第二子阵列。

3.如权利要求2所述的基于晶圆堆迭架构的计算机系统，其特征在于，其中：

所述线路驱动器包含数据驱动器；

所述共用线路包含多条共用数据线，每一共用数据线连接所述数据驱动器和所述内存单元中对应的一列内存单元，用于传送数据信号；以及

在所述多工器被启动后，所述第二子阵列中的内存单元使用所述专用线路传送数据信号。

4.如权利要求3所述的基于晶圆堆迭架构的计算机系统，其特征在于，其中：

所述线路驱动器包含地址译码器；

所述内存装置进一步包含多条共用地址线，每一共用地址线连接所述地址译码器和所述内存单元中对应的一行内存单元，用于传送地址信号；以及

在所述多工器被启动后，所述地址译码器根据所述控制信号，使所述第二子阵列与所述第一子阵列中对应行数的共用地址线接收相同的地址信号。

5.如权利要求2所述的基于晶圆堆迭架构的计算机系统，其特征在于，其中所述逻辑电路层进一步包含：

内存控制器，透过所述连接垫耦接所述内存阵列；以及

内核，连接所述内存控制器和所述延迟控制器，用于执行应用程序；其中：

所述内核根据所述应用程序要求的应用程序条件，透过所述延迟控制器设定所述内存阵列中的所述多工器，使所述内存阵列分割为二或多个符合所述应用程序条件的子阵列，并在执行所述应用程序时透过所述内存控制器使用所述内存阵列。

6.如权利要求5所述的基于晶圆堆迭架构的计算机系统，其特征在于，其中：

所述应用程序条件包含所述应用程序需要的反应时间；以及

需要的反应时间越短，所述延迟控制器启动的多工器数量越多。

7.一种内存装置，配置于内存晶体层中，与逻辑电路层结合成基于晶圆堆迭架构的计算机系统，其特征在于，包含：

内存阵列，包含共用线路以及多个内存单元，所述共用线路连接所述内存单元；以及

线路驱动器，连接所述共用线路，用于驱动所述内存单元；其中：

所述内存晶体层接收所述逻辑电路层传递的一控制信号，调整所述共用线路上连接的内存单元个数，以动态改变所述内存阵列的延迟特性。

8.如权利要求7所述的内存装置，其特征在于，其中所述内存阵列包含：

多个内存区域，每一内存区域各包含特定行数或特定列数的内存单元；

多个多工器，各配置在所述内存区域两两相邻之处，各和所述线路驱动器以专用线路相连；其中：

当所述多工器被所述控制信号启动时，使所述共用线路断开为第一线段和第二线段，并使所述第二线段连接至所述专用线路；

所述第一线段对应的内存区域形成第一子阵列；以及

所述第二线段对应的内存区域形成第二子阵列。